因为课程设计，需要实现PID的控制器，想在网上寻求一下现成的代码发现都没有。 于是个人尝试了一些，刚开始学习PID控制算法，练习了一些代码，这个是我尝试的结果希望对大家有帮助。

在使用vivado的时候经常需要面临将一张图片转化为。coe文件进行测试，但是网上的众多代码都比较乱，目前没有找到比较合适的，这个文件对大部分东西都进行了标注，很容易上手，只需要一个python就好了

基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从 ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue ); wire video_clk; wire video_hs; wire video_vs; wire video_de; wire[7:0] video_r; wire[7:0] video_g; wire[7:0] video_b; wire osd_hs; wire osd_vs; wire osd_de; wire[7:0] osd_r; wire[7:0] osd_g; wire[7:0] osd_b; assign vga_out_hs = osd_hs; assign vga_out_vs = osd_vs; assign vga_out_r = osd_r[7:3]; //discard low bit data assign vga_out_g = osd_g[7:2]; //discard low bit data assign vga_out_b = osd_b[7:3]; //discard low bit data //generate video pixel clock video_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ) ); color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b

verilog编写的MCbsp程序，经过调试成功的，直接能应用的

Lesson08 Altera FPGA 全速漂移 开发指南 -- USB3.0控制器FX3驱动安装说明 Verilog

尖峰神经网络Verilog代码实现

Verilog-HDL数字设计与综合-夏宇闻译(第二版)课后题答案

AXI4主机从机源码对应分析： 1. 首先主机会在状态机的控制下在四个状态中跳转，分别时IDLE、INIT_WRITE、INIT_READ、INIT_COMPARE，一开始处于IDLE状态，在init_txn_pulse信号的控制下可跳转到INIT_WRITE状态。在INIT_WRITE状态，init_txn_pulse信号只控制了第一次产生start_single_burst_write信号高电平，而后面start_single_burst_write信号高电平的产生主要依靠burst_write_active信号控制

系统阐述数字系统开发的相关知识，主要内容包括EDA技术、FPGA/CPLD器件、Verilog硬件描述语言等。全书以QuartusⅡ、SynplifyPro软件为平台，以Verilog—1995和Verilog—2001语言标准为依据，以可综合的设计为重点，通过大量经过验证的数字设计实例，系统阐述数字系统设计的方法与技术，由浅入深地介绍Verilog工程开发的知识与技能

本代码为在Vivado2017.4版本下基于FPGA开发的产生简单波形信号Verilog VHDL代码，波形包括正余弦波，方波，锯齿波，三角波，2PSK,2ASK,FM,AM四种调制信号，是使用DDS IP核产生的，项目可以在Vivado2017.4软件上直接打开，可以仿真看波形。实测全部可用。