verilog数字系统设计-rtl综合测试平台与验证 书中的源代码 希望对大家有帮助
2022-03-07 16:30:43 464KB fpga verilog
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Over 60 hands-on recipes to help you master the power of Delphi for cross-platform and mobile development on multiple platforms. 本书包含完整的书签,方便阅读。
2022-02-28 16:02:57 7.9MB Delphi RTL 跨平台 FireMonkey
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RTL_DTL_TTL_CTL_ECL_CMOS等数字电路的定义及区别
2022-02-22 10:03:25 301KB 数字电路
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RTL2Booksim “将RTL设计连接到灵活的NoC仿真器” 该工具允许将C / C ++模拟器或RTL(Verilog)设计连接到Booksim(Booksim是斯坦福大学开发的一种广泛使用的具有周期精度的NoC模拟器,也可以在GitHub上找到)。 简而言之,RTL2Booksim允许您在Verilog设计中使用NoC,而无需实际为其编写Verilog,相反,我们使用Booksim尝试了许多不同的NoC变体,而无需额外的设计工作。 首先,请看示例。 cpp_example:调用“ send_flit”和“ send_credit”之类的函数来演示如何编写与Bookim通信的简单cpp模拟器。 verilog_example:实例化“ rtl_interface.sv”,它基本上是Booksim NoC的verilog包装器。 然后,您可以通过rtl_interface将设
2022-02-15 16:13:59 304KB C++
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RTL Design Style Guide for Verilog HDL The RTL Design Style Guide, Second Edition RTL Design Style Guide, Second Edition, reflects the advances in design environments that , reflects the advances in design environments that have been made since the 2003 publication of the first edition. The second edition introduces design have been made since the 2003 publication of the first edition. The second edition introduces design practices suitable for designs that are getting ever faster and larger. Major additions and changes practices suitable for designs that are getting ever faster and larger. Major additions and changes are as follows: are as follows:
2022-02-10 11:06:15 7.12MB RTL Verilog HDL
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RV1109_RV1126 AI人工智能视觉开发板Cadence原理图,DSN设计文件+RV1109_RV1126_RK809_RTL8211F芯片技术手册,硬件参考设计原理图及主要器件DATAsheet。
学习risc-v和axi总线的可下载
2022-01-14 14:10:44 4.69MB risc-v axi verilog cpu
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睿普康PHY芯片,以太网百兆PHY芯片,RPC8201,以太网千兆PHY芯片,RPC8211,国产PHY芯片,替换瑞昱的RTL8201,RTL8211,裕太微YT8512和YT8531,TI的DP83822
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RTL 8188C_8188E_8192C_8192E_8811A_8812A_8723B 网卡驱动,USB网卡驱动程序,包括LINUX,MacOS,BT Windows等。
最近一个项目需要做I2C的slave,在opencores.org上面找到了一个I2C的代码,不过是master的。 下载来看看,发现里面有一个I2C slave的行为级代码。 于是自己根据这个代码改写了一个I2C slave RTL的代码,并修改了原来那个设计的testbench,将rtl的Slave替换了原来的behavior的Slave,在modelsim里面作了前仿,完全通过。还有一个myram.v文件,是一个register file,和slave相连,存储数据用的。 用synplify做综合,使用x3s400-4的器件,占用LUT<100,速度接近200MHz。性能比较优化。 代码做了详尽的注释,语言采用verilog,并且写了仿真的脚本。解压了直接运行simbehav.bat就可以了。如果modelsim安装的时候注册了环境变量(path),脚本调用modelsim,输入run -all即可看到仿真结果。 虽然不是很复杂,不过对于广大需要做I2C的RTL slave的工程师来说,还是很有参考价值的。 1、 设计流程 将I2C slave的行为模型改为rtl模型。 进行等效仿真,直到波形一致,通过timing check,数据正确。 再进行rtl优化设计 2、 注意要点 a) 时钟的设计 b) 对于restart condition的时序是否正确 c) 3、 进度 a) 11-12:initial状态的bitcnt不对,需要认真比对/设计 b) 11-13:initial基本解决(sda_in的问题)。Sda三态冲突,原因不明。比对原设计 c) 11-14:sda三态冲突解决,原因为sda在初始化时没有将sda_oen赋值(由sm赋值,但是sm没有做async reset)。同时注意verilog的大小写敏感。 d) 11-15:仿真出现错误:read出来的数据非期望值。写入逻辑完全正确。Read时由于sda_oe在sm中有一个cycle_pulse的延迟,导致了mem_do[7]串行移出时错位。在更改了sm的代码风格后再研究解决方法。 e) 11-16:仿真完全匹配波形。计划:优化结构,提高稳定性sm改为每个时钟打一下。 关于I2C的SDA三态转换: Master在发送完第8个bit后随后将sda释放(posedge后大概1/4 scl周期),此时slave需要在第九个bit对应的scl的posedge拉低sda。
2022-01-06 13:20:09 201KB opencores I2C slave rtl代码
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