36个Verilog设计基础代码移位寄存器编码器加法减法器分频器计数器逻辑源码Quartus工程文件合集, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 38decoder 4位串入串出移位寄存器 4位并入串出移位寄存器 5位串入并出移位寄存器 8线-3线优先编码器 8线-3线编码器 D触发器 FIFO JK触发器 RS触发器 T触发器 三态门 串行加法器 偶数分频 八选一数据选择器 减法计数器 半整数分频 双向移位寄存器 只读存储器(ROM) 可变模计数器 可逆计数器 同步计数器 四选一数据选择器 堆栈 奇数分频 异步计数器 流水线-加法器 简单运算单元ALU 随即存储器(RAM)
为书籍《验证与设计:verilog》所附光盘中内容,包含书中所有示例的源代码,作为初学Verilog HDL语言的指导巩固还不错。
2021-08-23 09:22:39 1.79MB Verilog 设计 验证
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自己写的一个异步fifo,深度宽度都可自定义,包含binary到gray码,gray码到binary转换,异步时域通信,自定义almost full,almost empty等知识,以verilog写的~
2021-08-17 15:11:54 4KB verilog 异步fifo 已经过testbench验证
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IIC接口E2PROM(AT24C64) 读写VERILOG 驱动源码+仿真激励文件: module i2c_dri #( parameter SLAVE_ADDR = 7'b1010000 , //EEPROM从机地址 parameter CLK_FREQ = 26'd50_000_000, //模块输入的时钟频率 parameter I2C_FREQ = 18'd250_000 //IIC_SCL的时钟频率 ) ( input clk , input rst_n , //i2c interface input i2c_exec , //I2C触发执行信号 input bit_ctrl , //字地址位控制(16b/8b) input i2c_rh_wl , //I2C读写控制信号 input [15:0] i2c_addr , //I2C器件内地址 input [ 7:0] i2c_data_w , //I2C要写的数据 output reg [ 7:0] i2c_data_r , //I2C读出的数据 output reg i2c_done , //I2C一次操作完成 output reg i2c_ack , //I2C应答标志 0:应答 1:未应答 output reg scl , //I2C的SCL时钟信号 inout sda , //I2C的SDA信号 //user interface output reg dri_clk //驱动I2C操作的驱动时钟 ); //localparam define localparam st_idle = 8'b0000_0001; //空闲状态 localparam st_sladdr = 8'b0000_0010; //发送器件地址(slave address) localparam st_addr16 = 8'b0000_0100; //发送16位字地址 localparam st_addr8 = 8'b0000_1000; //发送8位字地址 localparam st_data_wr = 8'b0001_0000; //写数据(8 bit) localparam st_addr_rd = 8'b0010_0000; //发送器件地址读 localparam st_data_rd = 8'b0100_0000; //读数据(8 bit) localparam st_stop = 8'b1000_0000; //结束I2C操作 //reg define reg sda_dir ; //I2C数据(SDA)方向控制 reg sda_out ; //SDA输出信号 reg st_done ; //状态结束 reg wr_flag ; //写标志 reg [ 6:0] cnt ; //计数 reg [ 7:0] cur_state ; //状态机当前状态 reg [ 7:0] next_state; //状态机下一状态 reg [15:0] addr_t ; //地址 reg [ 7:0] data_r ; //读取的数据 reg [ 7:0] data_wr_t ; //I2C需写的数据的临时寄存 reg [ 9:0] clk_cnt ; //分频时
1)用8×8点阵显示屏滚动显示至少4个汉字;   2)可以用拨码开关控制左、右滚动显示。
2021-07-06 13:34:00 6KB Verilog HDL
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流水线的使用实验论文.doc
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数字逻辑基础与Verilog设计之流水线的使用
2021-07-06 09:01:30 746KB 数电实验
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基于Verilog设计单总线8位ALU,含详细注释,功能包括算术运算:带进位加减法、不带进位加减法 逻辑运算:与、或、异或、同或 移位操作:左移、右移、清零、取反 结合https://blog.csdn.net/qq_42334072/article/details/105922149食用更佳
2021-07-05 15:33:43 66KB Verilog FPGA ALU
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本书是为“数字逻辑设计”课程编写的入门教材,这门课是电气工程和计算机专业的基础课程。本书着重阐述了数字逻辑基础与逻辑电路的基本设计技术,通过许多例子来引入基本概念,强调综合电路及如何在实际芯片上实现电路。主要内容包括:逻辑电路、算术运算电路、编码器、译码器、多路选择器、移位寄存器、计数器、同步时序电路、异步时序电路、数字系统设计、逻辑函数的优化、计算机辅助设计工具等。
2021-07-02 21:34:56 105.09MB verilog 数字逻辑 第3版
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非常不错的学习资料,很适合新人对照学习,一个个学习你会由浅到深,逐渐成为高手
2021-06-28 10:51:13 282KB Verilog 设计 实践
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