EDA课程的VHDL设计实例：出租车计价器。包括满三公里开始计费，满20元改变价格，暂停，加速等功能

设计一个简单的微处理器，整个设计分成控制器和数据通路，执行简单的直接寻址指令操作，指令包含Load--把主存内容读入ACC；Store--把ACC内容存入主存；Add--主存内容与ACC相加；Sub--主存内容与ACC相减；Sand--主存内容与ACC相减；Sor--主存内容与ACC相减；Bne:转移。为了简化微处理器的设计，假定只有一条总线，且总线和所有数据通路组件的宽度都是8位。由于单总线可能会被许多不同的组件驱动，每个组件需要使用三态缓冲器一确保在任一时刻仅有一个组件将有效数据送至总线上。用一个时钟驱动所有时序块，来保证设计完全同步。

vhdl 设计的简单处理器 实现赋值立即数，寄存器间赋值，加减运算。

在QuartusII软件平台下，用VHDL语言设计的74LS190芯片的代码和仿真

VHDL设计简单例程100例,简单入门VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19例 循环边界常数化测试 第20例 保护保留字 第21例 进程死锁 第22例 振荡与死锁 第23例 振荡电路 第24例 分辨信号与分辨函数 第25例 信号驱动源 第26例 属性TRANSACTION和分辨信号 第27例 块保护及属性EVENT, 第28例 形式参数属性的测试 第29例 进程和并发语句 第30例 信号发送与接收 第31例 中断处理优先机制建模 第32例 过程限定 第33例 整数比较器及其测试 第34例 数据总线的读写 第35例 基于总线的数据通道 第36例 基于多路器的数据通道 第37例 四值逻辑函数 第38例 四值逻辑向量按位或运算 第39例 生成语句描述规则结构 第4

本文包含基于FPGA使用VHDL语言设计秒表的源代码以及作品总结文档，是本人在全国大学生电子设计大赛前的实训时的作品。

一个简单的节拍CPU设计，支持MOV，MVI等10条指令，VHDL语言设计，附带波形模拟

FIFO full_adder SPI接口 分頻器等9个VHDL设计源码Quartus工程文件， Quartus软件版本9.0,可以做为你的学习设计参考。 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; entity spi_in is port( sck_in:in std_logic; mosi:in std_logic;--收 miso:out std_logic;--发 data_out:out std_logic_vector(7 downto 0) ); end spi_in; architecture spi_behave of spi_in is signal gain_data:std_logic_vector(7 downto 0); signal num:integer range 0 to 9; begin process(sck_in) begin if(sck_in'event and sck_in='1')then if(num=9)then num<=0; else num0 and num<9)then gain_data(9-num)<=mosi; else data_out<=gain_data; end if; end process; end spi_behave;

本人课程设计时候编写的代码，通俗易懂，有各种波形生成的文件，滤波效果良好，最终可以在实验箱上通过D/A模块在示波器上显示出来，亲手撰写，很不错得资源。

VHDL设计进阶