计算机组成与设计硬件软件接口risc-v中文版

RISC-V读作RISC Five，意思是第五代精简指令处理器。它是一种全新的指令集架构，并且开源可以被任何学术机构或商业组织自由使用。在全球范围内，以美国为首在大学教材方面都在采用RISC-V为教材。RISC-V还被印度定义成国家标准指令集。RISC-V还有着其他架构不具备的模块化、极简、可扩展的技术特点。这一切都显示着这个年轻的指令集架构具有非常巨大的潜力。

writing-your-first-riscv-simulator 《从零开始的RISC-V模拟器开发》配套的PPT和教学资料

riscv source on ice40 hx8k

riscv-toolchain的源码文件比较大(>3G)，由于国内github下载速度限制，经常下载不下来，此文件提供toolchain的全部代码。（百度云链接） 注：如需编译riscv-tools，只需要git clone riscv-tools下载相应文件，先编译本文件的toolchain，再编译tools即可。

riscv-spec-v2.2.pdf

riscv-simple-sv 这是用于教学目的的简单RISC V（rv32i）内核的集合。 它们是用SystemVerilog的子集编写的，是开源硬件综合框架和理解的， 是C ++编译器的开源Verilog。 该实现非常简单，没有麻烦，并且已明智地进行了模块化，因此综合工具生成的原理图是可读的。 当前实现了三个核心： 单周期内核（每个周期一条指令，单独的指令和数据总线）， 多周期内核（每条指令多个周期，一条存储器总线，一个加法器）， 流水线核心（五级流水线）。 单周期内核改编自 。 已对代码结构进行了修改，以提高可读性，并修复了一些错误。 测验 核心使用。

riscv-spec-20191213.pdf

riscv-privileged-20190608.pdf

RISC-V核心Altera 该项目是围绕基本RISC-V核心的工具链和系统的实现。