测试程序功能是，配合CY68013 的slave fifo 接口时序，完成接收从主机下传的 60Kbyte
（61440byte）数据，写入板上SRAM 里，然后从板上 SRAM 中读出，再上传至主机。整个传输过
程通过CY68013 的slave fifo 来交互
2022-11-18 11:06:26
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修复版
一个循环线性地址先进先出队列(FIFO)，非常适合用做通讯、任务等，具有如下特点：
1.循环队列，空间利用率非常高，不用动态分配内存，不使用链表，无内存泄漏，无内存碎片；
2.线性地址空间，直接使用memcpy进出，速度非常快；
使用说明：
1.fifo_init
2.fifo_into
2.fifo_get
3.fifo_remove
4.fifo_uninit
如发现问题联系本人：
lxj_com@163.com
QQ:67016879
2022-11-17 15:07:54
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A7105 是一颗 2.4g RF 收发一体的芯片,最大通信速率可以达到 500KHz,它同时具备有高接收灵敏度,低功耗的工作电流
2022-11-08 23:25:53
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Verilog FIFO的开发资料大全
重读《异步FIFO结构》
Simulation and Synthesis Techniques for Asynchronous FIFO Design
Simulation and Synthesis Techniques for Asynchronous FIFO Design with Asynchronous Pointer Comparisons
格雷码和二进制码之间的转换
2022-11-06 08:43:16
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摘要：基于雷达极化信号处理技术，设计了一种多DSP方案，实现对雷达极化信号两对IQ的采集和极化处理。主要包括：采集和校正、极化参数估计、极化滤波、极化检测、PCI接口等功能单元。介绍通过总线开关多DSP共享数据的方法、多DSP之间的时序控制、PCI访问存储器等几个难点问题。 系统设计的背景是接收和处理L波段脉冲体制窄带警戒雷达变极化改装后输出的双路IQ信号。双路正交天线接收和下变频解调系统的框图见图1。水平IQ信号反映了雷达目标回波水平方向反射的幅度和相位信息，垂直IQ信号反映了雷达目标回波垂直方向反射的幅度和相位信息。综合双路IQ信息，可以得到雷达目标回波的极化状态[1-3]。极化处理单元的
2022-10-18 00:56:46
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cyusb3014
Xilinx Spartan 3E 和 Cypress FX3 之间的同步从设备 FIFO 接口
2022-10-14 11:22:15
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Generic c code for Fifo (first in first out), meant for embedded development. It can point to generic structures.
2022-09-23 17:01:14
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下面介绍FIFO特征和使用FIFO时SCI的编程。
（1）复位：在上电复位时，SCI工作在标准SCI模式，禁止FIFO功能。FIFO的寄存器SCIFFTX、SCIFFRX和SCIFFCT都被禁止。
（2）标准SCI：标准F24x SOl模式，TXINT／RXINT中断作为SCI的中断源。
（3）FIFO使能：通过将SCIFFTX寄存器中的SCIFFEN位置1，使能FIFO模式。在任何操作状态下SCIRST都可以复位FIFO模式。
（4）寄存器有效：所有SCI寄存器和SCI FIFO寄存器（SCIFFTX，SCIFFRX和SCIFFCT）有效。
（5）中断：FIFO
2022-09-21 22:16:43
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本程序主要用来进行cy7c68013a，即EZ-USB的从模式数据传输，只要直接把hex文件下载到芯片中去，然后再上位机机上进行数据的读取即可。
2022-09-21 17:06:55
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