将verilog16进制的数通过算法转化成bcd码,用于数码管显示。
2019-12-21 19:50:24 3KB verilog 16进制 bcd码
1
实现BCD码的乘法,要求被乘数和乘数以组合BCD码形式存放,各占一个内存单元,乘积存放在另两个内存单元中。如本例程序中的75和48相乘得到3600。 由于没有组合BCD码乘法指令,程序中采用将乘数1作为计数器,累加另一个乘数的方法得到计算结果
2019-12-21 19:44:54 108KB 组合BCD码
1
利用Verilog写的32位的2进制转为8个BCD码输出的程序,采用流水线处理,可以用在高速时钟上,而且所需时钟个数为各个位上的数之和。
2019-12-21 19:41:20 1.42MB 2进制转BCD 32位 verilog Quartus
1