本人在写JESD204B的AXI4-Lite配置接口时，发现对端口时序的理解和常规的理解不一样，因此写这篇文章以作记录，具体如下。 1.1 写时序异常 按常规理解的时序图（参照SRIO）写出来的代码，ready是因，valid是果。在仿真时发现在时钟复位配置好后，ready信号并没有按想象中一样，会先拉高来等待输入数据。ready信号是一直为0的。 检查配置情况发现配置没有错误，然后对比JESD204B ip核的demo文件仿真图，发现ready信号要先等valid信号有效后才会输出一个时钟的有效信号。这成了valid是因，ready是果。因果和常规理解的是反着的。 具体的情况见第3节。 1.2 读时序异常 按常规理解的时序为，ready准备好后，输入读取的地址并且valid有效时，ready会拉低去处理内部信号，在输出对应地址数据后，再次拉高等待下一次读取。 但是JESD204B的ip中AXI4-Lite配置接口的读aready是隔一段时间输出一个固定的2个时钟高ready。即使是在availd拉高后aready也不会根据availd拉低，依然是输出固定的2个时钟高信号。这导致我们在需要连续读取内部数据时，不能单纯的把aready当成读取下一个地址准备好的依据。 具体情况见第4节。

Vivado AXI4-Lite 总线设计,Vivado仿真工程

Vivado AXI4-stream 总线设计,Vivado仿真工程.

该资源主要介绍AXI4总线学习过程中的一些思考与整理，同时在写的过程中也参考了知乎CSDN大神的分析，可以作为萌新们入门和了解的材料

主要是基于aurora8b/10b设计的基于AXI4总线协议的读写控制器代码，可封装成IP在bd设计中使用

AXI4主机从机源码对应分析： 1. 首先主机会在状态机的控制下在四个状态中跳转，分别时IDLE、INIT_WRITE、INIT_READ、INIT_COMPARE，一开始处于IDLE状态，在init_txn_pulse信号的控制下可跳转到INIT_WRITE状态。在INIT_WRITE状态，init_txn_pulse信号只控制了第一次产生start_single_burst_write信号高电平，而后面start_single_burst_write信号高电平的产生主要依靠burst_write_active信号控制

文档可以非常方便地用于FPGA的MIG控制器和ZYNQ上并实现对ZYNQ PS 或者PL的DDR进行读写控制。和官方 的DMA以及VDMA相比， FDMA具备无需驱动程序，只要会FPGA就能读写DDR的简单方便性

AXI-lite总线主从仿真源码+时序图.可以直接加入vivado进行仿真、测试

Video In to AXI4-Stream v4.0 汉化手册由本人亲自汉化有想要获取可自行下载

AXI4_master_slave源码对应分析 AXI4_master_slave源码对应分析 AXI4_master_slave源码对应分析