输入为两个16位有符号数,输出32位相乘结果。要求采用Booth编码和Wallace树型结构。 计算例子: 0110000010000000 * 1000000000000001 = 11001111110000000110000010000000 (24704) * (-32767) = (-809475968) 顶层模块名为mul_tc_16_16,输入输出功能定义: 名称 方向 位宽 描述 a I 16 输入数据,二进制补码 b I 16 输入数据,二进制补码 product O 32 输出乘积a * b,二进制补码
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AW9523B LED驱动器和GPIO I2C 16位扩展器库 上海艾维尼克科技有限公司的I2C I / O扩展芯片AW9523B的Arduino库。 根据其参考。 执照 此代码根据MIT许可证发布。 请参阅“以获取全文。
2022-06-20 15:25:47 7KB i2c led-controller arduino-library i2c-device
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用VHDL编的简易CPU,可完成加减乘法移位等功能。里面有一个8位和一个16位的CPU设计方案。并且有完整的设计文档,特别适合学生的设计使用
2022-06-13 09:04:31 1.54MB CPU VHDL
内含8位、16位、32位的CRC校验算法示例代码,生成多项式的值(多项式因子) 注意:CRC16是数据流的高位先计算,多项式因子不变 而CRC32和CRC8都是数据流的低位先计算,所以多项式因子的高/低位对调 比如CRC32由$04C11DB7变为$EDB88320,CRC8由$31变为$8C 16位CRC:按位计算,速度最慢,占用空间最少 注:数据流是高位先行 MCS51的CRC-16计算函数(多项式因子为$1021, 高位先行) ; 调用:CRC16H/CRC16L=原CRC16值(16位,初始值为0000h),A=待计算数据(8位) ; 结果:CRC16H/CRC16L=计算后的CRC16值(16位) 16位CRC:生成CRC16表(256项),用于快速查表计算 在程序初始化时就先调用,预先生成CRC16Tab[256]查表数据 MCS51的CRC-16快速查表计算函数 ; 要预先生成CRC16查表数据,起始地址CRC16Tab,按高/低字节顺序存放(512字节) ; 调用:CRC16H/CRC16L=原CRC16值(16位,初始值为0000h),A=待计算数据(8位) ; 结果:CRC16H/CRC16L=计算后的CRC16值(16位) MCS51的CRC-8快速查表计算函数 ; 要预先生成CRC8查表数据,起始地址CRC8Tab,按顺序存放(256字节) ; 调用:B=原CRC8值(8位,初始值为00h),A=待计算数据(8位) ; 结果:B=计算后的CRC8值(8位) …………
2022-06-12 19:33:46 17KB Delphi源码-算法相关
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本成勋可以实现16位加法器 并且实现了层次化设计,有利于初学者学习fgpga,代码可靠易懂,是一个很好的参考程序
2022-06-05 22:19:17 1KB verilog
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直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)直方图均衡(支持单通道16位和8位图像)
16位全加器的设计思路,先设计一位在设计四位,进而设计16位
2022-06-03 21:17:30 403KB 16位全加器
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压缩编码有点用,看看吧-coding using a bit, and let's see it
2022-06-01 15:44:21 16KB rle 压缩
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计算机组成原理课程设计-TEC2000十六位机微程序设计.doc
2022-05-31 22:04:33 6.71MB 文档资料
利用半加器和全加器实现,打包的工程文件,包括测试文件
2022-05-31 00:39:42 2.93MB fpga开发
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