基于51单片机的数字频率计设计

《基于FPGA的数字频率计设计》 本科时候的EDA课程期末大作业，内含完整报告，代码，PCB和原理图，压缩包是我完整提交给老师的部分。 *利用QuartusII开发软件，使用Verilog 程序编写。 频率计的核心测频模块采用了基于 FPGA 大规模可编程逻辑器件的 EDA 设计技术，依据自上而下的设计方法，将测频模块按照实现功能的不同划分成了多个子模块，用 Verilog 程序实现了每个子模块的功能，最后通过顶层设计文件中的元件例化语句将各个模块连接起来形成了测频模块的完整 Verilog 程序设计。 可以参考

这个是课设的项目。硬件是DE2-115。所用的语言是Verilog。已经用modelsim仿真通过了，里面每个小功能提供有testbench文件。。。编译下载到开发板也成功了 。代码思路清晰，每个模块都调用都写的清楚。。。有问题可以留言，空的话会协助解决。请不要用于商业。

了解数字频率计测频率与测周期的基本原理；熟练掌握数字频率计的设计与调试方法及减小测量误差的方法。

数字频率计的设计，本文主要讲述了如何实现数字频率计采用EDA技术用VHDL编程实现，包括源代码和实验结果截图，很详细

本文要设计一个8位十进制数字频率计，需要由四种器件来组成，即：测频控制信号发生器(FTCTRL)、有时钟使能的十进制计数器(CNT10)、32位锁存器(REG32B)、除法器模块(division). 因为是8位十进制数字频率计，所以计数器CNT10需用8个，7段显示LED7也需用8个. 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。 为此，测频控制信号发生器FTCTRL应设置一个控制信号时钟CLKK，一个计数使能信号输出端CNT_EN、一个与CNT_EN输出信号反向的锁存输出信号Load、和清零输出信号RST_CNT。 如CLKK的输入频率为1HZ，则输出信号端CNT_EN输出一个脉宽恰好为1秒的周期信号，可以作为闸门信号用。由它对频率计的每一个计数器的使能端进行同步控制。当CNT_EN高电平时允许计数，低电平时停止计数，并保持所计的数。

VHDL课程的综合设计报告，是一个数字频率计的，含完整代码

基于FPGA的数字频率计设计与仿真，设计了一个简单的数字频率计，对于初学者有一定的帮助

实验课需要用到 且调试通过~ LIBRARY IEEE ; --有时钟使能的十进制计数器 USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT10 IS PORT (CLK : IN STD_LOGIC ; -- 计数时钟信号 CLR : IN STD_LOGIC ; -- 清零信号 ENA : IN STD_LOGIC ; -- 计数使能信号 CQ : OUT INTEGER RANGE 0 TO 15 ; -- 4 位计数结果输出 CARRY_OUT : OUT STD_LOGIC ) ; -- 计数进位 END CNT10 ; 。。。。。

基于VHDL的数字频率计设计,希望这个文档对大家有所帮助。