DesignWare Cores PCI Express Controller user guide
2019-12-21 22:24:25 1.54MB pcie dwc pci
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嵌入式PCIE协议的FPGA实现,给出了相应的实现方式,有需要的朋友可以看看
2019-12-21 22:21:20 9.15MB pcie fpga
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PCIe规范各版本合集,包括1.0a、2.0、2.1、3.0四个版本,调试pcie必备资料,给大家分享一下。
2019-12-21 22:20:55 13.39MB pcie pci 规范 2.0
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PEX8619-BA50BIG是PLX公司的第二代PCIe交换器芯片,包括16个端口,每端口最高速率为5GT/s,端口灵活可配置成x1、x2、x4、x8模式,支持硬件和软件配置,支持DMA,NT等特性,支持PCIe 2.0规范,后向兼容PCIe1.0,1.1规范,典型功耗1.99W,BGA324封装,无铅工艺。 尺寸19mmx19mmx1.9mm 工作电压:Vcore=Vserdes=1.0V±5%;Vio=Vpll=2.5V±10%; 温度:-40℃~85℃ 热阻抗:ΘJC=4.78℃/W,ΘJA=16.21℃/W@ 4 layer 主要应用:板内各个高速接口间高速数据交换
2019-12-21 22:20:45 15.72MB PEX8619-BA50 PCIE 2.0 PCIe
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此文件为PADS版本的封装,可直接用PADS打开不是库文件
2019-12-21 22:15:19 46KB mini pcie
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一步一步开始FPGA逻辑设计 - 高速接口之PCIe,完整的pcie开发流程教程
2019-12-21 22:10:57 4.39MB PCIe
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PCI Express System Architecture (体系结构英文版,完整书签)
2019-12-21 22:08:08 12.57MB PCIE Architecture
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DMA读的操作相对复杂,需要FPGA向主机发出读请求,主机再返回数据。FPGA控制逻辑必须计算发起了多少个读TLP请求,再计算收到的数据是否足够。 一般来说FPGA可以一次发送所有的读请求,然后按照顺序接收数据即可。但是某些主板并不一定是按照请求的顺序返回数据的情况,可能后发出的请求先返回数据,属于主机乱序执行的现象。要么FPGA一次只发一个读请求,等数据收到了再发现一个读请求—但是效率就对不起了;要么对乱序情况进行特殊处理,XAPP1052还没有解决该问题。
2019-12-21 22:07:31 14KB PCIE DMA
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超级详细的pcie中文文档
2019-12-21 22:07:05 1.6MB pcie 中文
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This specification describes the PCI Express® architecture, interconnect attributes, fabric management, and the programming interface required to design and build systems and peripherals that are compliant with the PCI Express Specification
2019-12-21 22:06:49 18.72MB PCIe 4.0 1.0
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