包含8位奇偶校验器、16选一数据选择器、add、add4、八位二进制加法计数器、利用function函 数对一个8位二进制数中为0的个数计数、模为60的BCD码同步加法计数器、减法计数器、分频器、数字跑表、抢答器等等代码。本代码均在Quartus9上验证过，能够正确运行和仿真。
2019-12-21 21:46:55
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基于verilog的PRESENT加密算法，包含源码、testbench、Quartus II的波形文件等等，加密结果检验正确，可以通过modelsim看所有中间变量结果。
2019-12-21 21:43:26
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Active-HDL是集成VHDL，Verilog，EDIF，System C开发环境。它由设计工具，VHDl&Verilog;编译器，单仿真内核，调试工具，图形仿真和资源、库等管理工具，可让用户运行仿真，综合，实现，以及第三方工具。
2019-12-21 21:43:06
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设计与验证：Verilog+HDL(清晰带书签) 设计与验证：Verilog+HDL(清晰带书签)
2019-12-21 21:41:10
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这是我用Matlab 的HDL Coder工具，然后结合Altera的CycloneII芯片FPGA视频图像开发平台仿真调试，这是最终版的源代码。为省去大家纠结的痛苦，请注意：pixelin是像素输入；x_in，y_in分别是像素点坐标位置；clkenble是时钟使能；width，height分别是图像的宽和高；pixelout是输入像素点对应的均衡化因子，用它*255/(width*height)就是均衡化后的像素值；
2019-12-21 21:36:19
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基于Verilog HDL的卡尔曼滤波器的设计
基于Verilog HDL的卡尔曼滤波器的设计
基于Verilog HDL的卡尔曼滤波器的设计
基于Verilog HDL的卡尔曼滤波器的设计
2019-12-21 21:35:13
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3-8译码器，4选1多路选择器，Verilog HDL实验，华中科技大学
2019-12-21 21:33:58
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内容包括：集成电路芯片系统的建模、电路结构权衡、流水、多核微处理器、功能验证、时序分析、测试平台、故障模拟、可测性设计、逻辑综合、后综合验证等集成电路系统的前后端工程设计与实现中的关键技术及设计案例。书中以大量设计实例叙述了集成电路系统工程开发需遵循的原则、基本方法、实用技术、设计经验与技巧。依据数字集成电路系统工程开发的要求与特点，利用Verilog HDL对数字系统进行建模、设计与验证，对ASIC/FPGA系统芯片工程设计开发的关键技术与流程进行了深入讲解。
2019-12-21 21:33:47
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内容包括：集成电路芯片系统的建模、电路结构权衡、流水、多核微处理器、功能验证、时序分析、测试平台、故障模拟、可测性设计、逻辑综合、后综合验证等集成电路系统的前后端工程设计与实现中的关键技术及设计案例。书中以大量设计实例叙述了集成电路系统工程开发需遵循的原则、基本方法、实用技术、设计经验与技巧。依据数字集成电路系统工程开发的要求与特点，利用Verilog HDL对数字系统进行建模、设计与验证，对ASIC/FPGA系统芯片工程设计开发的关键技术与流程进行了深入讲解。
2019-12-21 21:33:47
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