串行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

调用Quartus的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

调用Vivado的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

这是我的论文，这个做了很久，所以要一分哦，呵呵，别说我小气。

代码经过调试有效，实验报告详细清晰易懂，格式正确。 ① 滤波器的阶数≥5，截止频率自行选定，滤波系数用MATLAB确定。 ② 编制C54XDSP实现FIR滤波器的汇编源程序。 ③ 用软件仿真器完成上述程序的模拟调试。 ④ 以数据文件形式自行设定滤波器输入数据，以数据文件形式输出滤波结果，并与输入数据进行比较分析。用软件仿真器有关工具显示FIR滤波器的输入输出波形，以证明滤波器滤波性能。

分布式FIR滤波器代码的一部分 //----------------------- // module description //----------------------- module fir_da( //input din, clock, reset, // dout ); //----------------------- // port declaration //----------------------- input [7:0] din; input clock; input reset; output [7:0] dout; //----------------------------------------------------- // signal declaration //----------------------------------------------------- reg [7:0] din_reg_00_8b; //移位寄存器 reg [7:0] din_reg_01_8b; reg [7:0] din_reg_02_8b; reg [7:0] din_reg_03_8b; reg [7:0] din_reg_04_8b; reg [7:0] din_reg_05_8b; reg [7:0] din_reg_06_8b; function[7:0] lookup_0; input [3:0] din; begin case(din) 4'b0000: lookup_0=16'h0; 4'b0001: lookup_0=16'h0; 4'b0010: lookup_0=16'h1; 4'b0011: lookup_0=16'h1; 4'b0100: lookup_0=16'h3; 4'b0101: lookup_0=16'h3; 4'b0110: lookup_0=16'h4; 4'b0111: lookup_0=16'h4; 4'b1000: lookup_0=16'h4; 4'b1001: lookup_0=16'h4; 4'b1010: lookup_0=16'h5; 4'b1011: lookup_0=16'h5; 4'b1100: lookup_0=16'h7; 4'b1101: lookup_0=16'h7; 4'b1110: lookup_0=16'h8; 4'b1111: lookup_0=16'h8; endcase end endfunction function[7:0] lookup_1; input [3:0] din; begin case(din) 4'b0000: lookup_1=16'h0; 4'b0001: lookup_1=16'h0; 4'b0010: lookup_1=16'h1; 4'b0011: lookup_1=16'h1; 4'b0100: lookup_1=16'h3; 4'b0101: lookup_1=16'h3; 4'b0110: lookup_1=16'h4; 4'b0111: lookup_1=16'h4; 4'b1000: lookup_1=16'h4; 4'b1001: lookup_1=16'h4; 4'b1010: lookup_1=16'h5; 4'b1011: lookup_1=16'h5; 4'b1100: lookup_1=16'h7; 4'b1101: lookup_1=16'h7; 4'b1110: lookup_1=16'h8; 4'b1111: lookup_1=16'h8; endcase end endfunction

基于VerilogHDL的FIR数字滤波器设计与仿真

FIR滤波器的matlab仿真与VHDL实现说明文档是对“FIR滤波器的matlab仿真实现”和“FIR滤波器的VHDL实现”的配套说明

本程序是分布式算法实现FIR滤波器的VHDL实现部分，与本程序对应的matlab仿真见“FIR滤波器的matlab仿真”程序，说明文档见“FIR滤波器的matlab仿真与VHDL实现”

在CCS模拟下的DSP 54XX（5416）下的FIR滤波器支持高通，带通和低通。如果需要自己产生滤波系数和数据的话，请用matlab自己产生