本实例是使用verilog HDL语言来进行16位cpu设计。

一个用FPGA控制的呼吸灯源码，Verilog HDL编写

异步FIFO的空、满、半满、将空、将满标志都有包含，代码通过modelsim验证

基于nrf24l01的无线接收verilog HDL程序（LCD1602显示），即下即用！(直接上传的quartus工程数据包。

这是一个数字秒表的verilog代码可实现开始，暂停，同时计2组时间，清零的功能

verilog HDL 数字跑表 源程序 适用于 verilog HDL初学者 verilog HDL 数字跑表 源程序也可以用于课程设计

关于Verilog数字程序设计的基本教程，以及数字后端流程与工具的相关PPT文件

LDPC码verilog HDL 实现，包括LDPC编码和译码。以及文献资料

基于FPGA的FM调制与解调，资源为FM工程文件和说明文件，软件QuartusII 11.0，语言verilog HDL，调制信号为正弦波，载波信号为正弦波，FM调制直接调频（DDS技术），FM解调非相干解调（微分，取绝对值，低通滤波器）。一个完整的FM 调制/解调系统主要分为模数（AD）转换器、FM 调制器/解调器和数模（DA）转换器这三部分。在本次设计中，信源用正弦波代替，载波同样也是正弦波，在FPGA 内部通过DDS 产生正弦信号来模拟AD 采样数据。在做FM 解调器的实现时，调制器的输出直接在FPGA 内部连接解调器的输入，不经过DAC 输出与ADC 输入，解调器直接输入调制后的离散的波形数据。如图1 所示，直接用数字已调信号代替量化后的模拟已调信号，虚线方框内的部分省略掉了。

（）文中提到的帅某就是本人） 本代码完美产生方波！频率，占空比任意调节！ 具体移植过程： 1.下载文档，解压。 2.把文档放在没有中文目录下的文件夹内：如D:\Study\FPGAspriment。 出现中文路径报错！ 3.pwm1->par->pwm.qpf(即工程) 4.修改文中period（分屏参数），pulse_width（占空比参数，<=period） 即可修改任意频率，占空比。 5.点击引脚分配，修改引脚。（clk为fpga时钟，out为输出引脚，reset_n为 复位引脚） 6.编译工程，下载验证。 注：本代码完美产生方波信号，附上2张图片，为本设计 -——50mhz输入，1.5k输出（50m/1.5k除不尽，所以我去了近似值33333），75%占空比波形——.完美啊。