EBAZ4205 描述 该存储库包含使用Zynq EBAZ4205板所需的Vivado和PetaLinux项目。 要求 硬件 Zynq EBAZ4205板（降低成本的版本） 无需25MHz晶体（Y3）。 以太网收发器（U24）时钟由ZYNQ（U31）提供。 但是，它也可以在安装了晶体的板上工作 需要microSD卡插槽（U7） 需要SD卡引导支持。 短路电阻（R2577） 短路二极管（D24），以从电源连接器（J4）供电（可选） 安装触觉开关（S3），电容器（C2410）和电阻器（R2641A）。 可以将电阻器（R2641A）短路，而不是安装0欧姆电阻器。 我为电容器（C2410）使用了4.7uF（可选） 软件 赛灵思Vivado 2020.2 赛灵思PetaLinux 2020.2 如何建造 演示申请 参考 EBAZ4205 初次安装 原理图 Xilinx设计约束 mtd信息

黑金出品必是精品，不过错过的参考图纸

米联《ZYNQ SOC修炼秘籍》网手版20170510(已更1183页未完).pdf

芯驿电子科技基于XILINX ZYNQ7000开发平台的开发板（型号：AX7015）2018款正式发布了。

描述 PMP10601 参考设计提供为 Xilinx:registered: Zynq:registered: 7000 系列 (XC7Z015) FPGA 供电时所需的所有电源轨。此设计使用多个 LMZ3 系列模块、多个 LDO 和一个 DDR 终端稳压器提供为 FPGA 供电时所需的所有电源轨。它还具有一个用于加电和断电排序的 LM3880。此设计采用 12V 输入电压。 特性 提供 Xilinx:registered: Zynq:registered: 7000 系列 (XC7Z015) 所需的所有电源轨 设计已经过优化，支持 12V 输入 板载加电和断电排序 支持 DDR3 存储器件 模块设计，使用方便

修改了官方IP核，具体介绍见博客

ZYNQ Linux 双网口，MDIO共用，RESET-GPIO不共用

zynq等linux系统下的u-boot和kernel编译环境配置-附件资源

1，Zynq-7000白皮书， 2，ZedBoard板载资料 3，MicroZed板载资料 4，Zynq SoC ZC702 评估套件资料 5，Zynq SoC ZC706 评估套件资料 6，设计实例 7，学习笔记 8，X-fest 最新资料包 9，Xilinx AXI4总线资料 10，Xilinx官网上的关于Zynq平台的软件开发和相关工具使用手册

matlab精度检验代码ZYNQ时间数字转换器 Red Pitaya Zynq-7010 SoC中的快速高分辨率时间数字转换器 作者：米歇尔·亚当尼克（Michel Adamic） 表现核心频率：350 MHz 延迟线抽头数：192（可配置） 每个通道的时间分辨率：> 11 ps 精度：<10 ppm DNL：-1至+4.5 LSB INL：+0.5至+8.5 LSB 测量范围：47.9毫秒死区时间：〜14 ns 最高速度：〜70 MS / s 档案 贸易发展局主项目，包含AXI TDC内核的设计。 使用VHDL源文件和3个Vivado配置的Xilinx IP（BRAM，BRAM控制器，AXI GPIO）。 需要包含“ MyPkg.vhd”。 AXI_TDC_IP Vivado创建的临时项目，用于将TDC打包到IP内核中。 TDC系统包含Zynq PS和多个TDC内核的顶层模块设计。 时钟：AXI互连期望100 MHz。 对于TDC内核，MMCME将其提高到350 MHz。 外部端口：每个TDC通道的命中信号。 模块“ testUnit”是用于测试的方波发生器，可以将其删除。 TDC通