虽然现在的显示屏大多已经采用DVI和HDMI方案，但其实VGA在另一个地方还有应用，那就是大屏的LCD。目前4.3寸以上的TFT基本都是VGA接口，这样在完成一个FPGA系统设计时，选择一个VGA接口的TFT用来显示便是最简单方便的方案。

基于ＦＰＧＡ的碰碰球游戏，通过VGA在1280x1024分辨率的液晶显示器上显示，主控芯片用的是ALTERA公司的 Cyclone2 系列EP2C5T144，通过两个按键来控制游戏，在数码管上显示得分情况，并且带有背景音乐（ＰＳ：背景音乐没有处理好，声音不是太正

MAXII实现VGA显示Verilog代码

基于Zynq 7000实现ADV7125彩条VGA显示的工程，纯PL实现。ADV7125是自己用转接板手焊的测试板，感兴趣的可以自己搭一下，很简单。（我的另一条上传，实现的PS+PL的彩条实现，基于Video Timing Controller+VDMA+AXI4-Stream Video Out，可以进阶学习）

VGA显示一个小方块,FPGA(EP4CE6)实验Verilog逻辑源码Quartus工程文件+文档资料,FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 ********************************************************************************************************/ //上电后，VGA显示一个移动的小块，碰到边框的时候被弹开。 module VGA_Moving_Block ( input sys_clk , input sys_rst_n , output wire Hs , output wire Vs , output wire VGA_G , output wire VGA_B , output wire VGA_R ); //Reg define reg sys_clk_pixel ; reg [9:0] x_count ; reg [9:0] y_count ; reg hsync ; reg vsync ; reg [17:0] clk_cnt ; reg clkout ; reg up_down_x; reg up_down_y; //上升和下降信号 reg [9:0] x_pos ; //小方块左上角坐标 reg [9:0] y_pos ; //小方块左上角坐标 //Wire define wire valid_mov; wire valid_1 ; wire valid_2 ; wire valid_3 ; wire valid_4 ; wire valid_s ; //************************************************************************************ //** Main Program //** //************************************************************************************ //像素时钟 分频产生 25Mhz 时钟 always @ (posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) sys_clk_pixel <= 1'b0; else sys_clk_pixel <= ~sys_clk_pixel; end //行坐标和纵坐标 always @ (posedge sys_clk_pixel) begin if (!sys_rst_n) begin x_count <= 0; y_count <= 0; end else if (x_count == 10'd799) begin x_count <= 10'd0; if (y_count == 10'd519) y_count <= 10'd0; else y_count <= y_count+1'b1; end else x_count <= x_count+1'b1; end //同步信号 always @ (posedge sys_clk_pixel) begin if (x_count <= 10'd95) hsync <= 1'b0; else hsync <= 1'b1; end always @ (posedge sys_clk_pixel) begin if (y_count <= 1'd1) vsync <= 1'b0; else vsync <= 1'b1; end assign Hs = hsync; assign

FPGA读写SD卡读取BMP图片通过LCD显示例程实验 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 1 实验简介 在前面的实验中我们练习了 SD 卡读写，VGA 视频显示等例程，本实验将 SD 卡里的 BMP 图 片读出，写入到外部存储器，再通过 VGA、LCD 等显示。 本实验如果通过液晶屏显示，需要有液晶屏模块。 2 实验原理 在前面的实验中我们在 VGA、LCD 上显示的是彩条，是 FPGA 内部产生的数据，本实验将彩 条替换为 SD 内的 BMP 图片数据，但是 SD 卡读取速度远远不能满足显示速度的要求，只能先写 入外部高速 RAM，再读出后给视频时序模块显示 module top( input clk, input rst_n, input key1, output [5:0] seg_sel, output [7:0] seg_data, output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sd_ncs, //SD card chip select (SPI mode) output sd_dclk, //SD card clock output sd_mosi, //SD card controller data output input sd_miso, //SD card controller data input output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data ); parameter MEM_DATA_BITS = 16 ; //external memory user interface data width parameter ADDR_BITS = 24

这是一个很好的详细解答PS2原理 既基于FPGA进行代码实现的不错的文档 有助于做课程设计与毕业设计

FPGA，VIVADO，VGA显示

基于FPGA的量子点波形VGA显示与标记方法研究.pdf

字模提取软件的使用（pctolCD2002,基于FPGA的VGA显示汉字）-附件资源