AD7606电压采集Verilog 源码，在项目上已经得到验证，在使用时刻根据需要更改内部的parameter，注释清晰！

Namuru开源GPS接收机基带模块Verilog源码。最初由UNSW的Peter Mumford发布在网络，模块代码最终修改于 2007年。

uart串口通信verilog源码，包含测试程序，包括cpu收发数据的模拟，可用modelsim，ncsim等软件编译运行

简单的uart verilog源码，没有奇偶校验位，1bit停止位，8bit数据位，MSB先。实际测试通过。可在此基础上修改自己需要的uart源码

qep编码器描述，使用4倍频采样，用verilog编码，通过逻辑组合实现qep正交编码。

用Verilog语言实现的LC3指令系统的CPU

RTL8201CL双路DVI Hub CYCLONE2 FPGA主控板PROTEL设计原理图+PCB+BOM+Verilog源码+设计文档，4层板设计，包括完整的原理图PCB设计工程文件，FPGA逻辑源码，已在项目中使用，可以做为你的设计参考。 2. 总体设计概述 本板作为DVI Hub控制板，主要功能是接收计算机输入的DVI数据，分三向下行输出 根据上述功能， Dual link DVI Hub电路板可以分为以下几个部分： 1. FPGA部分。主要包括一块FPGA（EP2C8QF256）和一个EPCS4、一个有源晶振20MHhz 2. DVI receiver 部分。主要包括2片panellink receiver（SII163B）including master and slave 3. DVI send 部分. 主要包括3片 （TFP410A） 4. 存储器部分：一个flash存储器（S25FL040A）和一个IIC（AT24C18） 5. DVI 传输端口部分。包括4个DVI端子， 6. 工控部分：1个温度传感器DS18B20 7. 电源部分 : FPGA的bank1和4、百兆芯片和DVI receiver、DVI send用3.3V电压由一片LDO供电（加一开关电源芯片AOZ1010AI以备选）。 FPGA的bank2和3用1.5V电压由一片 LDO供电。 FPGA的核电压用1.25V电压由一片 LDO供电 8. 百兆接口部分：主要包括1个百兆芯片（RTL8201CL）、1个RJ45端子和1个百兆线圈H1102。时钟由FPGA提供 3、 原理图设计具体说明 3.1 . Power部分 本PCB上用到的电源电压有： +3.3V、+1.2V、1.5V。板上芯片用到的数字电压、模拟电压和数字地、模拟地都可以由这些电压或者GND经过电感（磁珠）隔离产生。  输入的5伏电源首先需要滤波电路和保护电路。保护电路由单向二极管和稳压管组成，滤波电路由100UF电容并联0.1UF电容组成。LED管串联150欧电阻用作电源指示灯。  +3.3和+1.2、1.5 v电源设计： +3.3、+1.5和+1.2由+5经过LM108转换得到，其电路图如图1 图1 +5到+3.3、+1.5和+1.2转换电路 调压芯片的输出端并联100UF和0.1UF的电容以稳定输出电压。 其中加入4个二极管可减少LDO芯片的热量 +3.3和+1.2也可+5经过AOZ1010AI转换得到，其电路图如图2 图2 +5到+3.3和+1.2转换电路 经计算后得出本系统的功率要求不高，考虑到成本和电路机构，选择用LDO芯片电源，外加一个AOZ1010AI转换3.3V电源作备用。 3.2 . drive部分  RTL8201CL有如下复用脚 number name Description mode used 1 LDPS LDPS省电模式，高有效 不使能  此外RTL 8201CL 还有如下配置功能脚 number name Description mode used 1 ISOLATE 芯片与MAC隔离 不使能

HD-GR开源GPS+BDS双模接收机基带模块Verilog源码。首次由Turing321发布在CSDN网络，模块代码最终修改于2020年。

简单易懂的讲述了奇偶校验的原理，提供verilog的源码

多目标连通域识别，verilog源码识别，附带仿真测试工程，占用2k左右资源，十几行ram缓存，经过测试可以识别出图形中目标，适合在ISE工程中国使用