1、差分时钟　　差分时钟是DDR的一个非常重要的设计，是对触发时钟进行校准，主要原因是DDR数据的双沿采样。由于数据是在时钟的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就对CK的上下沿间距有了  的控制的要求。一般说来，因为温度、电阻性能的改变等原因，CK上下沿间距可能发生变化，此时与其反相的CK#就起到纠正的作用，因为，CK上升沿快下降沿慢，CK#则是上升沿慢下降沿快。也就是，与CK反相的CK#保证了触发时机的准确性。　　2、数据选取脉冲（DQS）　　DQS是DDRSDRAM中的另一项关键技术，它的功能是用来在一个时钟周期内准确的区分出每个传输周

DDR3 JEDEC SPEC JESD79-3

1、收集的大量各种品牌内存SPD文件，包括DDR2/3/4和其它的 2、 内存SPD修改工具,SPD刷写打包,内含刷写工具和多种SPD 3、JEDEC Standard DDR4 SPD Document Release 4 UDIMM/RDIMM/LRDIMM/NVDIMM-N 4、JEDEC Standard DDR4 JESD79-4B 5、JEDEC Standard 04.20.28 - 288-Pin, 1.2 V (VDD), PC4-1600/PC4-1866/PC4-2133/PC4-2400/PC4-2666/PC4-2933/PC4-3200 DDR4 SDRAM Registered DIMM Design Specification 6、Samsung16G1GX8PC4-2666.bin

完整版 HBM3官方协议

RK3399支持ddr的列表

本文给大家分享了一个DDR内存供电电路。

包含DDR3,DDR4,DD5等协议规范

IMX6的DDR设计：This paper is written for how to design and initialize DDR3 on i.MX6 serial microprocessor. Schematic and Layout design rules, DDR3 script (initialization code) generation aid, DDR calibration & stress test tool will be introduced.

米联客2020版FPGA课程(MIG DDR篇)-K7_MIG_米联客MIG_vivado_migfpga_migddr.zip

包括时序分析DDR采样的Vivado示例工程，以及工程做舒徐约束所对应的器件使用手册。适合于FPGA时序约束与分析的初学者，更好的理解DDR时序约束的方法。