FPGA设计跑马灯verilog设计实验Quartus9.1工程源码 /*跑马灯实验：利用计数器轮流点亮LED灯，实现各种动态效果。 */ module ledwater(clk,rst,dataout); input clk,rst; output[7:0] dataout; reg[7:0] dataout; reg[22:0] cnt; always@(posedge clk or negedge rst) begin if(!rst) begin cnt<=0; dataout<=12'b111110_011111;//为0的bit位代表要点亮的LED的位置 end else begin cnt<=cnt+1; if(cnt==23'h7fffff) begin dataout[2:0]<=dataout[3:1]; dataout[5]<=dataout[0]; dataout[7:5]<=dataout[6:4]; dataout[5]<=dataout[7]; end end end endmodule

基于FIFO的串口发送器+串口自收发通信verilog设计实验Quartus9.1工程源码+设计说明文件，可以做为你的学习设计实验参考。 module uartfifo( clk,rst_n, rs232_tx ); input clk; // 25MHz主时钟 input rst_n; //低电平复位信号 output rs232_tx; //RS232发送数据信号 wire[7:0] wrf_din; //数据写入缓存FIFO输入数据总线 wire wrf_wrreq; //数据写入缓存FIFO数据输入请求，高有效 wire[7:0] tx_data; //串口待发送数据 wire tx_start; //串口发送数据启动标志位，高有效 wire fifo232_rdreq; //FIFO读请求信号，高有效 wire fifo_empty; //FIFO空标志位，高有效 assign tx_start = ~fifo_empty; //fifo有数据即启动串口模块发送数据 //例化232发送数据产生模块 datagene uut_datagene( .clk(clk), .rst_n(rst_n), .wrf_din(wrf_din), .wrf_wrreq(wrf_wrreq) ); //例化FIFO fifo232 fifo232_inst ( .clock(clk), .data(wrf_din), .rdreq(fifo232_rdreq), .wrreq(wrf_wrreq), .empty(fifo_empty), .q(tx_data) ); //例化串口发送模块 uart_ctrl uut_uartfifo( .clk(clk), .rst_n(rst_n), .tx_data(tx_data), .tx_start(tx_start), .fifo232_rdreq(fifo232_rdreq), .rs232_tx(rs232_tx) ); endmodule

高速双路ADC AD9280 FPGA读写实验 Verilog设计源码Quartus工程文件，ADC芯片选用AD9280 ，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module hs_dual_ad( input sys_clk , //AD0 input [9:0] ad0_data , //AD0数据 input ad0_otr , //输入电压超过量程标志 output ad0_clk , //AD0(AD9280)采样时钟 output ad0_oe , //AD1 input [9:0] ad1_data , //AD0数据 input ad1_otr , //输入电压超过量程标志 output ad1_clk , //AD1(AD9280)采样时钟 output ad1_oe ); //***************************************************** //** main code //***************************************************** // ad0_oe=0,正常模式；ad0_oe=1,高阻 wire clk_50m; assign ad0_oe = 1'b0; assign ad1_oe = 1'b0; assign ad0_clk = ~clk_50m; assign ad1_clk = ~clk_50m; pll u_pll( .inclk0 (sys_clk), .c0 (clk_50m) ); endmodule

包含全部西工大计算机学院数字逻辑与verilog设计实验四课堂检测代码以及实验内容，不含报告！

多功能数字钟Verilog HDL语言设计程序以及该程序语言的注释

FIFO的verilog设计测试代码，可以根据需要修改设计参数满足你的需要，是学习和应用FPGA的好例子。

矩阵乘法 使用 Verilog 设计 4 x 4 矩阵乘法 该设计已通过以下数据验证 设计文件可以在 /src 下找到 可以在 /tb 下找到测试平台 请注意，所有输入数据均应使用8位符号进行签名，而输出数据应使用11位符号进行签名。 输出以有符号十进制监控。 执照 有关许可权利和限制 (Apache 2.0)，请参阅文件。

浮点格式遵循 IEEE754 标准。verilog设计源代码。

计算机组成原理实验（课程项目） 使用 Verilog HDL 实现的简易单周期和多周期 CPU 设计。 中山大学计算机学院 操作系统原理实验（Laboratory of Computer Organization, DCS209） 教师：何朝东 2018-2019 学年第一学期（大二上） 目录说明 这些文件是从 Vivado 2018.1 的工程中提取的，仅保留了.srcs目录。 ：多周期 CPU 设计与实现。 ：单周期 CPU 设计与实现。 ：子模块，作用是将十六进制数转换为可供七段数码管显示的编码。

verilog-设计135个经典实例-fpga初学者适用 verilog-设计135个经典实例-fpga初学者适用