可自行设定除数和被除数的位宽，所需要的时钟数为商的位数再加1。已经附带testbench，简单易懂。

一. 实验目的：通过学习简单的指令系统及其各指令的操作流程，用 Verilog HDL 语言实 现简单的处理器模块，并通过调用存储器模块，将处理器模块和存储器模块连接形成简 化的计算机核心部件组成的系统。 二. 实验内容 1. 底层用 Verilog HDL 语言实现简单的处理器模块设计。 2. 调用存储器模块设计 64×8 的存储器模块。 3. 顶层用原理图方式将简单的处理器模块和存储器模块连接形成简单的计算机核心 部件组成的系统。 4. 将指令序列存入存储器，然后分析指令执行流程。

单bit信号跨时钟域工程(verilog) 1. 电平同步器 2. 边沿同步器 3. 脉冲检测器 已经在vivado2019.1平台验证通过

1、加法运算符 2、减法运算符 3、乘法运算符 4、除法运算符 5、取模运算符 1、小于：< 2、大于：> 3、小于等于：<= 4、大于等于：>= 1、相等 运

RTL8211EG——1000M网卡 verilog写得MiiM管理器源程序 已在XC6SLX16测试过 ，需要移植到其他芯片上也很方便 ，只需要修改针对该芯片得reg_data就可以

【计算机组成原理实验】单周期cpu的实现_源码文件,平台：vivado single_cycle_cpu.rar

Verilog语言的ad9226采集串口上传程序，含signaltap波形查看。

1、计时功能：包括对时间和日期的计时(秒、分、时、日、月、年)。 2、校时功能：能用按键方便地设置各时间单位计数初值(秒、分、时、日、月、年)，当选择了某对象后，所对应的数码管闪烁点亮，以表示要对该对象初值进行设置。 3、清零功能：能用按键将时间清为0点0分0秒，或将日期清为00年01月01，或将闹钟定时设置清为0时0分0秒。 4、定时提醒(闹钟)功能：能在设定的时间，即灯持续亮，若按住任意一个按键,便可使灯灭。 5、整点报时功能：每逢正时，LED灯会亮5秒。 6、显示功能：同时采用6个数码管扫描显示时间、闹钟定时或倒计时的值。使用一个能进显示模式切换的按键，当按动不同的次数时，分别选择显示时间、闹钟定时时以及倒计时。 7、倒计时功能（具有启动/停止计算功能和按键清零功能，最大可计到（23时59分59秒）。

vivado CORDIC 测试arctan功能工程

I2C Verilog RTL Code Include Master and Slave