用于和questasim 10.2c win64 对应的DPI的C编译器

VCS:registered:是一个高性能、高容量的Verilog:registered:模拟器，它将高级抽象验证技术集成到一个开放的本地平台中。 VCS是一个编译后的代码模拟器。 它使您能够分析、编译和模拟Verilog、SystemVerilog、OpenVera和SystemC设计描述。 它还提供了一组仿真和调试特性来验证您的设计。 这些特性提供了源代码级调试和仿真结果查看的功能。 VCS通过提供用于RTL功能验证的最快和最高容量的Verilog仿真来加速完成系统验证。

关于UVM几个机制的解释。 sequence机制 简单说明：sequence机制是为了独立出“生成transaction”的这部分操作而建立的机制。 特点：  支持多种uvm_do宏命令  有优先级仲裁机制，可以控制先后发送的顺序。  virtual sequence调度sequence发送的顺序。  寄存器模型内建检查读写功能的sequence。

UVM快速学习教程，适合入门级，内容详尽，通俗易懂。可作为参考资料

16.2、资源的写入 382 如果发现错误，或有建议，请联系 zhangqiang1227@gmail.com 数把 val 的值写入 rsrc 中。这样，rsrc 中就有了 val 的值，有了 scope 的值。143 行则 把 rsrc 写入到全局的 uvm_resource_pool 中。下面分别介绍 uvm_resource#(T)的 new 函数，write 函数和 set 函数。 16.2.2. uvm_resource#(T)的 new 函数 uvm_resource#(type T)的 new 函数的定义为： 文件：src/base/uvm_resource.svh 类：uvm_resource#(type T=int) 函数/任务：new 1403 function new(string name="", scope=""); 1404 super.new(name, scope); 1405 endfunction 这里仅仅只是调用了 uvm_resource_base 的 new 函数： 文件：src/base/uvm_resource.svh 类：uvm_resource_base 函数/任务：new 234 function new(string name = "", string s = "*"); 235 super.new(name); 236 set_scope(s); 237 modified = 0; 238 read_only = 0; 239 precedence = default_precedence; 240 if(uvm_has_wildcard(name)) 241 m_is_regex_name = 1; 242 endfunction 我们以一个例子来讲解这个 new 函数： uvm_resource_db#(int)::set(“a.b.c”, “blk_num”, 8); 236 行调用 set_scope 函数，传入的参数是”a.b.c”： 文件：src/base/uvm_resource.svh 类：uvm_resource_base 函数/任务：set_scope 390 function void set_scope(string s); 391 scope = uvm_glob_to_re(s); 392 endfunction

基于modelsim实现spi接口的uvm验证架构

mcdf_uvm:适用于MCDF的uvm测试台

uvm_tb_arch_doc_py 一个自动生成UVM测试台文档的python项目。

SystemVerilog Verification UVM 1.1 Student Guide.pdf, part 1 ,共两个part

其中有UVM1.1d库，还有相关的入门demo。新手能够通过简单地上手完成UVM的入门，配置相应的系统环境，并且熟悉调试步骤