DDR2+SDRAM控制器的设计与验证,研究实现操作简便、带宽高的DDR2C设计方法。主要内容包括如何简化对DDR2 SDRAM的操作和最大限度的提高DDR2接口的带宽。
2019-12-21 19:42:49 2.47MB DDR2控制器
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基于verilog语言实现的SDRAM控制器设计(含源代码)
2019-12-21 19:24:04 4.14MB SDRAM控制器 verilog FPGA
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自己写的SDRAM控制器包括上电初始化,自刷新,读,写,仲裁五大模块,实际下板可用PLL相移已调试好
2019-12-21 19:21:37 47.58MB SDRAM控制器
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