特权指令集设计介绍，难得的参考资料，中文版，非常有用

riscv-debug-spec-0.13. riscv 调试协议 v13 版本，写的很详细，供参考

Tcl中的risc-v汇编程序 这个简单的risc-v汇编程序支持带有几个标准扩展的rv32和rv64。它的输出是一个原始列表，列出了源代码行，地址和字节（以十六进制表示）。当前不支持编写ELF。 指令集和扩展名： rv32G（IMAFD_Zicsr_Zifencei） rv64G（IMAFD_Zicsr_Zifencei） C-压缩指令 E-16寄存器 Q-四重浮子 Zfinx-X寄存器中的浮点数 其中包含一个非常简单的example.rva。尝试make example $ make example ./rva.tcl -march rv32gc example.rva 00005 0100 00C58533 add a0 a1 a2 00006 0104 FFFFC297 auipc t0 top 00006 0108 12E1 addi t0 t0

【The RISC-V READER】中文版 v2.1 欢迎！ RISC-V 自 2011 年推出以来迅速地普及。我们认为一个精简的程序员指南将进一步促进 它的发展，并促使新人理解为什么它是一个有吸引力的指令集，以及它与传统指令集架构 (ISA)的不同。 我们的灵感部分来源于其它指令集架构书籍，但我们希望 RISC-V 自身的简洁性能让我 们写得比 See MIPS Run 一类 500 多页的详尽书籍少很多。我们把全书的长度控制到了前述 的三分之一，至少在这个意义上我们成功了。实际上，介绍模块化 RISC-V 指令集的每个组 成部分的十章只用了 100 页——即便为了有助于快速阅读，平均每页用到了一张图片（一共 75 张）。 在解释指令集设计的原理之后，我们将阐述 RISC-V 架构师在设计指令集的时候，如何 在过去 40 年的指令集的基础上取其精华，去其糟粕。要评判一个指令集架构，不仅要看它 包括了什么，而且要看它省略了什么。 随后我们会按顺序介绍这个模块化架构的每个组成部分。每一章都会包含一个用 RISCV 汇编语言写成的程序，这是为了展示那一章所述的指令的用法，这样有助于汇编语言程序 员学习 RISC-V 汇编。有时，我们还会列出用 ARM，MIPS 和 x86 写成的同样的程序，从而 突出 RISC-V 在简洁性，以及成本、功耗、性能方面的优势。 为了增加本书的趣味性，我们在页边加入了将近 50 个侧边栏，这里面放了一些有关书 中内容的评论，希望它们能带来一些乐趣。我们还在页边放了大约 75 个图片，用于展示设 计良好 ISA 的例子。（我们充分利用了侧边的空间！）最后，对于那些愿意钻研的读者，我们 在全书中加入了大概 25 段补充说明。如果你对某个主题感兴趣，可以深入研究这些可选部 分。略过这些部分不会影响对书中的其他内容的理解，所以如果你对他们不感兴趣的话，尽 管跳过它们。对于计算机体系结构爱好者，我们援引的 25 篇论文和书籍能够开阔你的视野。 在写这本书的过程中，我们从它们当中学到了很多东西！

risc-boom的介绍，对了解risc-v有很好的帮助,需要的可以下载下来看看,希望可以帮到大家了，谢谢啦.

伯克利乱序执行RISC-V处理器（The Berkeley Out-of-Order RISC-V Processor）。 riscv-boom 是用Chisel硬件构造语言编写的RV64G RISC-V超标量Berkeley乱序机（BOOM）的源存储库。 BOOM是一个可合成的核心，目标ASIC过程。 它可以在FPGA（zc706上为50 MHz）上运行，但是将其优化为FPGA软核是一个非目标。 RISC-V BOOM(45nm)与ARM Cortex A9(40nm)在台积电(TSMC)的40/45纳米工艺下对比胜于A9。 与其它工业产品对比优势依然。 芯片面积对比

RISCV常见指令的执行周期表，用于评估和了解riscv的性能。

BBL-uCore：Berkeley Boot Loader上的uCore OS实验室 bbl-ucore是向RISC-V体系结构的移植。 它建立在Berkeley引导加载程序之上， 是用于RISC-V系留系统的主管执行环境。 快速开始 安装riscv工具 您将需要一个分支版本来构建链。 执行以下命令以快速入门。 $ sudo apt-get install autoconf automake autotools-dev curl libmpc-dev libmpfr-dev libgmp-dev gawk build-essential bison flex texinfo gperf l

RISC-V正式验证框架 这项工作正在进行中。 随着项目的成熟，此处描述的界面可能会发生变化。 关于 riscv-formal是用于RISC-V处理器形式验证的框架。 它由以下组件组成： RISC-V ISA的与处理器无关的形式描述 框架支持的每个处理器的一组正式测试平台 的规范，必须由处理器内核实现才能与riscv-formal进行接口。 一些辅助证明和脚本，例如，证明ISA规范riscv-isa-sim的正确性。 有关PicoRV32处理器内核的绑定，请参阅 。 处理器内核通常会将RVFI实施为仅启用以进行验证的可选功能。 顺序等效检查可用于证明带有和不带有RVFI的处理器版本的等效性。 当前的重点是实现RISC-V RV32I和RV64I ISA的所有指令的正式模型，并针对RISC-V“ Spike” ISA模拟器中使用的模型对这些模型进行正式验证。 riscv-for

RV32I单周期逻辑仿真 介绍： Logisim是允许您设计和仿真数字逻辑电路的工具。 具有从较小的子电路构建较大的电路的能力。 RISCV是一种开放源代码软件标准指令集体系结构（ISA），其最初旨在支持计算机体系结构研究和教育。 所需设备： 注册文件 ALU 控制单元 控制解码 类型解码 立即生成 程序计数器/指令指针-存储器 指令存储器（ROM） 资料记忆体（RAM） 分支电路 指导人： 必备工具： Logisim软件 金星在线模拟器 Github 实施/设计： 通过使用32位寄存器文件，控制单元，立即生成，ALU在logisim上构建简单的单周期RISCV（RV32I）处理器，并使用Logisim ROM作为指令存储器，并使用Logisim RAM作为数据存储器。首先，创建32位位寄存器文件，该寄存器文件使用5位地址选择32个寄存器之一，并使用寄存器使能线向其中