cyclone2.zip
cyclone-13.1.0.162，Quartus对应的device
2022-01-16 14:02:18 548.13MB QuartusII
1
cyclonev-13.1.0.162.zip
cyclonev-13.1.0.162，Quartus对应的device
2022-01-16 14:02:17 810.3MB QuartusII
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5篇eda课程设计论文.rar
****内含五篇eda课程设计论文，论文格式完全依照论文基本格式要求、包括摘要、目录、设计要求、全部代码（可复制）、仿真结果。 ****基于quartus II 开发完成 语言 verilog ****三篇不同的多功能数字时钟论文+小数分频器+任意整数分频器
2022-01-02 19:04:04 2.2MB eda 课程设计 quartusII
eda多功能数字时钟课程设计.rar
该资源基于quartusII开发 压缩包内含全部代码以及论文 eda 课程设计 多功能数字时钟 语言vhdl 功能 1.进行正常的时、分计时功能，二十四小时制计时 2.由数码管显示24h、60min 3.设置时间 4.整点报时 5.闹钟功能
2022-01-02 19:03:52 6.11MB quartusII EDA 课程设计
Verilog HDL阻塞赋值工程实现
Verilog HDL阻塞赋值实现
2021-12-21 12:02:58 2.82MB QuartusII VerilogHDL
Verilog HDL非阻塞赋值工程实现
Verilog HDL非阻塞赋值工程实现
2021-12-21 12:02:57 2.77MB QuartusII VerilogHDL
Verilog HDL序列检测器工程文件
Verilog HDL序列检测器工程文件
2021-12-21 12:02:57 2.8MB quartusII VerilogHDL
Verilog HDL数据选择器工程文件
Verilog HDL数据选择器工程文件
2021-12-21 12:02:57 161KB quartusII VerilogHDL
Verilog HDL含有预置数、左移、右移和保持功能的8位寄存器工程实现
Verilog HDL含有预置数、左移、右移和保持功能的8位寄存器工程实现
2021-12-21 12:02:56 5.75MB quartusII VerilogHDL
Verilog HDL交通灯控制器工程实现
Verilog HDL交通灯控制器工程实现
2021-12-21 12:02:55 30KB quartusII VerilogHDL

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