不错的乘法器代码library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all;
2019-12-21 22:13:20 1KB VHDL16位乘法器
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Verilog四位乘法器实验报告带有仿真图
2019-12-21 22:11:43 44KB 乘法器
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用verilog语言编写的8位乘法器,完成了8位二进制的整数乘法,供大家参考
2019-12-21 21:05:16 618KB 乘法器,verilog
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可以实现2位二进制数乘法器,该电路的输入接收2个2位二进制数
2019-12-21 20:29:51 416KB 乘法器
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4*4位阵列乘法器设计  用 CPLD 来设计一个 4 ×4 位乘法器,相对于画电路图输入,用 ABEL 语言描述是比较方便的。其算式如下(其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号): a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b0(6) a1b0(3) a0b0(1) a3b1(13) a2b1(9) a1b1(5) a0b1(2) a3b2(15) a2b2(12) a1b2(8) a0b2(4) + a3b3(16) a2b3(14) a1b3(11) a0b3(7) ----------------------------------------------------------------------------------------------------------- p7 p6 p5 p4 p3 p2 p1 p0
2019-12-21 20:22:31 371KB 4*4位乘法器
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讨论当相乘的两个数中有一个或二个为负数的情况,在讨论补码乘法运算时,对被乘数或部分积的处理上与原码乘法有某些类似,差别仅表现在被乘数和部分积的符号位要和数值一起参加运算
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四位乘法器的设计,包含vhdl代码和分析,还有输出图形
2019-12-21 19:57:21 84KB vhdl 乘法器
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无符号32位并行乘法器 直接用QuartusII打开,加入工程就要以用了。
2019-12-21 19:51:57 1KB 32位 乘法器 VHDL
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我是2014级复旦的研究生。这是用VHDL语言设计的任意的M乘以N位的乘法器。设计中,被除数和乘数的位数是通过参数来设置的,可由你来修改。我已写好了testbench。可放心使用。
2019-12-21 19:42:12 166KB 任意N位和M位 乘法器 VHDL实现
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我是2014级复旦的研究生。这是用VHDL语言设计的任意的M乘以N位的乘法器。设计中,被乘数和乘数的位数是通过参数来设置的,可由你来修改。我已写好了testbench。可放心使用。
2019-12-21 19:42:12 161KB 任意N位 M位 乘法器 VHDL实现
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