用verilog实现minst 的数字识别, 可以用modelsim看结果, 如果要部署到fpga上, PL的资源要非常非常多代码下载包含5个仿真文件 https://blog.csdn.net/howard789/article/details/111346263

用Verilog HDL编写的LED闪烁的程序，很简单

一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）; 2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真； 3、 在中进行初步综合； 4、 完成实验报告；

一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）; 2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真； 3、 在中进行初步综合； 4、 完成实验报告；

Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。

（1）交通灯控制器的设计要求及其思路.doc //给出了本交通灯的设计指标和详细设计思路，给修改代码的朋友一定的参考； （2）文件夹：traffic //包含详细代码和版图模式，相信能给您带来帮助。

Verilog 缓存 用 Verilog-HDL 编写的各种缓存。 4way_4word 缓存 4路组相联高速缓存 行大小为 4 个字 缓存替换策略是 LRU 8way_4word 缓存 8路组相联高速缓存 行大小为 4 个字 缓存替换策略为 Pseudo-LRU free_config_cache 默认缓存配置为 8 路组关联 您可以通过发送 cache_config 信号来更改缓存配置 当您在 FPGA 上实现此缓存时，您可以在 FPGA 运行时更改配置

在秒表设计中，分模块书写。用在七段数码管上显示。输入频率是1KHZ.可以显示百分秒，秒，分。如要显示小时，只需修改leds里的代码和主模块代码。改程序以通过硬件电路验证。完全正确。

用 verilog实现的1000MBASE-X的PCS的逻辑代码

基于开发板DE2-115写的七人抢答器，用quartus17写的，工程已经在里面了，可以直接烧。这本是一位非专业的朋友让我写的，随手写的，亲测可用