基于Quartus II 的dds信号发生器.rar.rar

基于Quartus的数字钟代码，用数码管分别显示时、分、秒的计数。同时可以对时间进行设置

以大规模可编程逻辑器件为载体，以硬件描述语言为系统逻辑描述为主要表达方式，以EDA开发软件为设计工具，通过有关的开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑画简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的逻辑映射、编程下载等工作，最后形成集成电子系统 或专用集成芯片的一门新技术。

VHDL Quartus 计数器 秒表 完整程序及仿真文件

包含8位奇偶校验器、16选一数据选择器、add、add4、八位二进制加法计数器、利用function函 数对一个8位二进制数中为0的个数计数、模为60的BCD码同步加法计数器、减法计数器、分频器、数字跑表、抢答器等等代码。本代码均在Quartus9上验证过，能够正确运行和仿真。

是EDA的课程设计，基于Quartus实现简单逻辑的 与 非 或非 与非等八种运算

基于quartus的分频器和定时器设计

产生的信号可以是正弦波或方波、三角波、锯齿波；可以用SignalTap逻辑分析。可以用Model Sim仿真。全部打包在文件中。工程适用版本为Quartus II 13.0，不可低于该版本。 原理：采用DDS技术，将所需生成的波形写入ROM中，按照相位累加原理合成任意波形。 此方案得到的波形稳定，精度高，产生波形频率范围大，容易产生高频。 本实验在设计的模块中，包含以下功能： （1）通过 freq 信号输入需要的频率的值； （2）通过 wave_sel 信号选择所需的波形； （3）通过 amp_adj 信号选择波形放大的倍数。 在该设计中，包含 3 个模块： 频率控制器，根据输入的频率值输出步进值 step_val 。 相位累加器，根据步进值 step_val 控制对应地址的变化。 波形放大器，对 rom 输出的数据进行放大。

基于quartus II实现的全加器 内含实现全加器的VHDL代码、逻辑图（BDF）以及激励波形文件（VWF）。

课程实验 秒表的显示范围是00:00:00-59:59:99，显示精度为10ms，其拥有可控的自动报警功能（可通过蜂鸣器控制模块的clk端选择计数一小时后报时或者不报时，如想要报时则接通clk端，反之clk端断开，选择报时则计数达到一小时后蜂鸣器会响一声，否则蜂鸣器不响，）、可控的启动功能