基于VHDL语言的卷积码编解码器的设计，学习VHDL的同学做实习，实验可能会用的着哦。。。

介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构，并通过ModelSim平台验证了该设计的正确性。

基于VHDL语言信号发生器的设计.EDA课程设计报告书.doc

摘要：本文提出了一种基于VHDL语言的数字频率计的设计方案，该方案通过采用自顶向下的设计方法，用VHDL语言对状态机、计数器、十分频、同步整形电路等进行编程，用QuartusⅡ对状态机、计数器、同步整形电路、分频电路进行仿真，在FPGA上采用高频测频、低频测周、中间十分频转换的方法，设计出体积较小，性能更可靠的数字频率计。经过电路仿真和硬件测试验证了方案的可行性。 　　1.引言 　　数字频率计是通讯设备、计算机、电子产品等生产领域不可缺少的测量仪器。由于硬件设计的器件增加，使设计更加复杂，可靠性变差，延迟增加，测量误差变大。通过使用EDA技术对系统功能进行描述，运用VHDL语言，使系统

基于硬件描述语言实现HDB3码的编码与译码，具有很强的仿真能力

编码器与译码器是计算机电路中基本的器件，本课程设计采用EDA技术设计编码和译码器。编码器由八-三优先编码器作为实例代表，而译码器则包含三-八译码器和二-四译码器两个实例模块组成。课程设计采用硬件描述语言VHDL把电路按模块化方式进行设计，然后进行编程、时序仿真和分析等。课程设计结构简单，使用方便，具有一定的应用价值。

基于VHDL语言和FPGA的电子密码锁.caj

1)篮球比赛上下半场各20分钟，要求能随时暂停，启动后继续计时，一场比赛结束后应可清零重新开始比赛。 (2)计时器由分、秒计数器完成，秒计数器为模60，分计数器应能计至40分钟。 (3)“分”、“秒”显示用LED数码管，应配用相应译码器。 (4)人工拨动开关来控制计时器的启动/暂停。 (5)半场、全场到自动会有相应的提示

基于vhdl的串口通信发送模块，即异步收发机，可实现单片机核fpga的收发串口通信，遵从rs232协议，已经调试过，很不错的资源

基于VHDL的数字频率计的设计 论文 VHDL 数字频率计 EDA MAX+PLUSⅡ