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个人开发项目中使用到的spi接口模块设计，包含源代码及仿真工程，共享出来供大家交流学习。接口相对比较简答，采用四线制，主要涉及到数据接收发送过程中状态机控制转换及数据移位操作；模块仿真工具基于modelsim，使用到的ram ip通过quartus生成，运行仿真工程前需按照tb.do设置好quartus lib的路径后，windows下直接双击 do_tb.bat即可运行模块仿真

2021-04-23 11:35:49 69KB spi verilog 接口仿真

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施密特触发器的proteus仿真工程文件

施密特触发器的一个proteus仿真，能实现简单的功能应用

2021-04-21 18:19:26 12KB proteu

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52-Vivado AXI4-Lite 总线设计.7z

Vivado AXI4-Lite 总线设计,Vivado仿真工程

2021-04-01 09:06:47 76KB Vivado仿真工程 FPGA VerilogHDL AXI4-Lite总线

53-Vivado AXI4-stream 总线设计.7z

Vivado AXI4-stream 总线设计,Vivado仿真工程.

2021-04-01 09:06:46 69KB Vivado仿真工程 AXI4-stream总线 FPGA VerilogHDL

54-Vivado PCIE样例设计.7z

Vivado PCIE样例设计,Vivado仿真工程

2021-04-01 09:06:45 1.67MB Vivado仿真工程 PCIE样例 FPGA VerilogHDL

55-FPGA跨时钟域格雷码设计.7z

FPGA跨时钟域格雷码设计,Vivado仿真工程

2021-04-01 09:06:45 110KB Vivado仿真工程 跨时钟域格雷码 FPGA VerilogHDL

56-Vivado二进制与格雷码互转设计.7z

Vivado二进制与格雷码互转设计,Vivado仿真工程

2021-04-01 09:06:44 103KB Vivado仿真工程 二进制与格雷码互转 FPGA VerilogHDL

57-Vivado任意人数表决器设计.7z

Vivado任意人数表决器设计,Vivado仿真工程.

2021-04-01 09:06:43 66KB Vivado仿真工程 任意人数表决器 FPGA VerilogHDL

58-Vivado二进制与BCD码互转设计.7z

Vivado二进制与BCD码互转设计,Vivado仿真工程.

2021-04-01 09:06:43 103KB Vivado仿真工程 FPGA 二进制与BCD码互转 VerilogHDL

59-Vivado奇偶校验器设计.7z

Vivado奇偶校验器设计,Vivado仿真工程

2021-04-01 09:06:42 100KB Vivado仿真工程 FPGA VerilogHDL 奇偶校验器

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