搜索【hdl】的结果

9-Verilog HDL四则运算设计.7z

Verilog HDL四则运算设计，Vivado仿真工程。

2021-03-06 09:06:16 96KB FPGA VerilogHDL Vivado仿真工程 加减乘除

10-Verilog HDL任务与函数设计.7z

Verilog HDL任务与函数设计，Vivado仿真工程。

2021-03-06 09:06:15 107KB FPGA VerilogHDL 函数任务

Verilog HDL 语言基础语法概要汇总.pdf

学习fpga时整理的对比c语言的语法概要。

2021-03-06 09:03:30 135KB Verilog 语言

1

VERILOG传奇从电路出发的HDL代码设计＝SNORKELING IN VERILOG BAY_14106982.pdf

2021-03-05 22:05:51 88.16MB 电子书

1

《WRITING TESTBENCHES Functional Verification of HDL Models》

这里你没必要每次编译通过就下载代码，咱们用modelsim仿真（此外还有QuestaSim、NC verilog、Diamond的Active-HDL、VCS、Debussy/Verdi等仿真工具），如果仿真都不能通过那就不用下载了，肯定不行的。在这里先掌握简单的testbench就可以了。推荐的教材是《WRITING TESTBENCHES Functional Verification of HDL Models》。

2021-03-04 15:43:03 5.69MB FPGA testbench modelsim

1

6-Verilog HDL寄存器与计数器设计.7z

寄存器与计数器描述，Verilog HDL，Vivado仿真。

2021-03-04 09:06:22 91KB 寄存器编码 计数器编码 Vivado FPGA

7-Verilog HDL二分频与三分频设计.7z

Verilog HDL实现奇偶分频器，二分频与三分频，Vivado仿真。

2021-03-04 09:06:21 107KB 二分频 三分频 VerilogHDL FPGA

5-Verilog HDL时序逻辑与组合逻辑设计.7z

时序逻辑与组合逻辑描述方式，Verilog HDL，Vivado仿真。

2021-03-04 09:03:15 94KB 组合逻辑描述 时序逻辑描述 FPGA VerilogHDL

3-Verilog HDL时钟激励设计.7z

利用Verilog HDL编写时钟激励，vivado仿真工程，可直接应用于实际开发中。

2021-03-03 09:03:00 93KB 时钟激励设计、FPGA设计 Vivado工程仿真

4-Verilog HDL复位激励设计.7z

利用Verilog HDL编写复位激励，Vivado仿真工程，可直接应用于实际开发中。

2021-03-03 09:02:59 87KB FPGA时钟激励设计 Vivado仿真工程 VerilogHDL

个人信息

热门下载

最新下载

其他资源