Verilog HDL多路选择器设计,Vivado仿真工程
2021-03-09 13:06:57 2.68MB FPGA VerilogHDL 多路选择器
Verilog HDL多路分配器设计,Vivado仿真工程
2021-03-09 13:06:56 101KB FPGA VerilogHDL 多路分配器设计
Verilog HDL读文件数据设计,Vivado仿真工程
2021-03-09 13:06:56 93KB FPGA VerilogHDL 读文件数据
Verilog HDL写文件数据设计,Vivado仿真工程
2021-03-09 13:06:55 93KB FPGA VerilogHDL 写文件数据
Verilog HDL小数分频器设计,Vivado仿真工程
2021-03-09 13:06:55 99KB FPGA VerilogHDL 小数分频器
Verilog HDL按键消抖动设计,Vivado仿真工程
2021-03-09 13:06:54 3.58MB FPGA VerilogHDL 按键消抖
Verilog HDL有限状态机设计,Vivado仿真工程
2021-03-09 13:06:53 102KB FPGA VerilogHDL 有限状态机
Verilog HDL自动售货机设计,Vivado仿真工程
2021-03-09 13:06:53 101KB FPGA VerilogHDL 自动售货机
Verilog HDL序列检测器设计,Vivado仿真工程
2021-03-09 13:06:52 99KB FPGA VerilogHDL 序列检测器
Verilog HDL编码器与译码器设计,Vivado仿真工程。
2021-03-06 09:06:38 107KB FPGA 编码器 译码器 Vivado仿真工程