基于Xilinx （AMD）的Vivado 平台，使用FPGA实现的DDR控制器的工程源码：
1、对外接口打包成了FIFO，对DDR的操作时序大大简化；
2、含例化好了的DDR IP核（接口为native接口），以及示例工程自带的DDR仿真模型；
3、详细的设计源码（含注释），详细的仿真源码、仿真设置和仿真结果；
4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。
2023-08-16 20:53:03
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基于Xilinx （AMD）的Vivado 平台，使用FPGA实现了的MIG IP核配置的工程源码：
1、成功例化并配置好了一个完整的MIG IP核（接口为native接口），及示例工程自带的DDR仿真模型；
2、可以直接对对其进行官方的示例工程仿真；
3、同时自己编写了一个简单的测试模块对MIG IP核进行读写测试，测试无误；
4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120479764》。
2023-08-16 20:22:00
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PYNQ加速YOLOv2的demo,需要PYNQ平台，希望对感兴趣的开发者有用
2023-07-24 22:58:50
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根据对YOLOv2网络的分析，除路由层外，大部分层都是串行处理的。路由层可以通过预先设置一个特定的地址来实现。
从加速器的角度来看，需要做的工作就是按顺序与内存进行交互（读取内存数据，处理数据，然后写回内存数据）。由于输入和输出的数据量非常大，为了重用数据和减少内存访问次数，总是采用循环平铺技术，将卷积循环R、C、M、N平铺到Tr、Tc、Tm、Tn[8] .
文件中有详细说明和相关论文参考
2023-07-24 22:57:28
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SATA ip核，在ISE 14.4环境下开发，支持gen2 速率，可直接编译运行，verilog源码，有兴趣的可以研究研究。
2023-07-18 20:51:35
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自己总结的PCIE思维脑图 能帮助快速入门了解PCIE原理，对于学习PCIE和Xilinx XDMA工作原理具有帮助
2023-07-10 17:27:43
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用于Altium Designer软件进行原理图设计，可以直接从集成库中获取对应设计图纸，减少重复劳动
2023-05-31 18:35:36
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自己写的Verilog 用case语句计算频率，在20ns 完成sram的读写，整个工程，xilinx ise 编译测试通过，
2023-05-19 20:31:12
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Xilinx Zynq-7000嵌入式系统设计与实现:基于ARM Cortex-A9双核处理器和Vivado的设计方法
2023-05-17 23:09:07
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