基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue ); wire video_clk; wire video_hs; wire video_vs; wire video_de; wire[7:0] video_r; wire[7:0] video_g; wire[7:0] video_b; assign vga_out_hs = video_hs; assign vga_out_vs = video_vs; assign vga_out_r = video_r[7:3]; //discard low bit data assign vga_out_g = video_g[7:2]; //discard low bit data assign vga_out_b = video_b[7:3]; //discard low bit data //generate video pixel clock video_pll video_pll_m0( .inclk0(clk), .c0(video_clk)); color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b) ); endmodule

FPGA读取模数转换芯片AD7606数据并波形显示例程Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 module top( input clk, input rst_n, input[15:0] ad7606_data, //ad7606 data input ad7606_busy, //ad7606 busy input ad7606_first_data, //ad7606 first data output[2:0] ad7606_os, //ad7606 output ad7606_cs, //ad7606 AD cs output ad7606_rd, //ad7606 AD data read output ad7606_reset, //ad7606 AD reset output ad7606_convstab, //ad7606 AD convert start //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue ); wire video_clk; wire video_hs; wire video_vs; wire video_de; wire[7:0] video_r; wire[7:0] video_g; wire[7:0] video_b; wire grid_hs; wire grid_vs; wire grid_de; wire[7:0] grid_r; wire[7:0] grid_g; wire[7:0] grid_b; wire wave0_hs; wire wave0_vs; wire wave0_de; wire[7:0] wave0_r; wire[7:0] wave0_g; wire[7:0] wave0_b; wire wave1_hs; wire wave1_vs; wire

cyclone4e FPGA开发板 Verilog设计实例例程36个，FPGA芯片EP4CE6E22C8, Quartus13.1工程文件

FPGA设计交通信号灯演示逻辑Verilog设计源码Quartus工程文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_traffic( input sys_clk , //系统时钟信号 input sys_rst_n , //系统复位信号 output [3:0] sel , //数码管位选信号 output [7:0] seg_led , //数码管段选信号 output [5:0] led //LED使能信号 ); //wire define wire [5:0] ew_time; //东西方向状态剩余时间数据 wire [5:0] sn_time; //南北方向状态剩余时间数据 wire [1:0] state ; //交通灯的状态，用于控制LED灯的点亮 //***************************************************** //** main code //***************************************************** //交通灯控制模块 traffic_light u0_traffic_light( .sys_clk (sys_clk), .sys_rst_n (sys_rst_n), .ew_time (ew_time), .sn_time (sn_time), .state (state) ); //数码管显示模块 seg_led u1_seg_led( .sys_clk (sys_clk) , .sys_rst_n (sys_rst_n), .ew_time (ew_time), .sn_time (sn_time), .en (1'b1), .sel (sel), .seg_led (seg_led) ); //led灯控制模块 led u2_led( .sys_clk (sys_clk ), .sys_rst_n (sys_rst_n), .state (state ), .led (led ) ); endmodule

温度传感器ds18b20读写Verilog驱动源码Quartus工程文件,FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module temp_disp( input sys_clk , //输入的系统时钟 input sys_rst_n , //输入的复位信号 inout dq , //ds18b20温度传感器单总线 output [5:0] sel , //输出数码管位选信号 output [7:0] seg_led //输出数码管段选信号 ); //parameter define parameter POINT = 6'b000100; // 数码管小数点的位置 //wire define wire [19:0] temp_data; // 温度数值 wire sign; // 符号位 //***************************************************** //** main code //***************************************************** //例化动态数码管驱动模块 seg_led u_seg_led( //module clock .clk (sys_clk ), // 时钟信号 .rst_n (sys_rst_n), // 复位信号 //seg_led interface .seg_sel (sel ), // 位选 .seg_led (seg_led ), // 段选 //user interface .data (temp_data), // 显示的数值 .point (POINT ), // 小数点具体显示的位置,从高到低,高电平有效 .en (1'b1 ), // 数码管使能信号 .sign (sign ) // 符号位（高电平显示“-”号） ); //例化DS18B20驱动模块 ds18b20_dri u1_ds18b20_dri( //module clock .clk (sys_clk ), // 时钟信号（50MHz） .rst_n (sys_rst_n), // 复位信号 //user interface .dq (dq ), // DS18B20的DQ引脚数据 .temp_data (temp_data), // 转换后得到的温度值 .sign (sign ) // 符号位 ); endmodule

温湿度传感器DHT11读写Verilog驱动源码Quartus工程文件,FPGA读取DHT11温度湿度数据并通过数码管显示输出，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_dht11( input sys_clk , //系统时钟 input sys_rst_n, //系统复位 inout dht11 , //DHT11总线 input key , //按键 output [5:0] sel , //数码管位选信号 output [7:0] seg_led //数码管段选信号 ); //wire define wire [31:0] data_valid; wire [19:0] data ; wire [5:0] point ; //***************************************************** //** main code //***************************************************** //dht11驱动模块 dht11_drive u_dht11_drive ( .sys_clk (sys_clk), .rst_n (sys_rst_n), .dht11 (dht11), .data_valid (data_valid) ); //按键消抖模块 key_debounce u_key_debounce( .sys_clk (sys_clk), .sys_rst_n (sys_rst_n), .key (key), .key_flag (key_flag), .key_value (key_value) ); //按键控制温/湿度显示 dht11_key u_dht11_key( .sys_clk (sys_clk), .sys_rst_n (sys_rst_n), .key_flag (key_flag), .key_value (key_value), .data_valid (data_valid), .data (data), .sign (sign), .en (en), .point (point) ); //动态数码管显示模块 seg_led u_seg_led ( .clk (sys_clk), .rst_n (sys_rst_n), .seg_sel (sel), .seg_led (seg_led), .data (data), .point (point), .en (en), .sign (sign) ); endmodule

芯片及拓展功能Verilog仿真 芯片清单：CD4532、74X138、74HC4511、74HC151、74HC85、74HC283、74HC/HCT194、74LVC161 拓展功能： 1、 用二片CD4532构成16-4线优先编码器； 2、 用74X139和74X138构成5线-32线译码器； 3、 将两片74LS151连接成一个16选1的数据选择器 4、 用74HC85组成16位数值比较器； 5、 篮球24秒计时显示器。

设计与验证：Verilog+HDL(清晰带书签) 设计与验证：Verilog+HDL(清晰带书签)