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此资源是对一些特殊数据进行的分类，工程中的OTSU算法是利用HLS生成的IP核，在数据读入时进行一些处理，不能满足所有情况下的需求。在具体的工程中，需要重新更新OTSU的IP核

2022-07-12 09:13:48 181.13MB verilog fpga hdmi

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1．根据边沿D触发器74x74的原理图编写设计和仿真模块。 2．根据通用移位寄存器74x194的原理图编写设计和仿真模块。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器，编写设计和仿真模块。 4．根据4位同步计数器74x163的原理图编写设计和仿真模块。 5．输入为100MHz的系统时钟，采用7片74x163和其它小规模逻辑门设计1Hz的数字信号。 6．在FPGA开发板上调试3位LFSR计数器。

2022-06-24 12:33:07 1.31MB verilog fpga 数字逻辑

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用Verilog（FPGA）实现USB源代码

用Verilog（FPGA）实现USB从机控制的源代码

2022-06-21 17:56:07 161KB fpga USB

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Verilog实现RS编码器（255,247）

通过FPGA现场可编程逻辑器件，速度快，处理能力好，编写了RS编码器，带八个校验位，可以有效地进行纠错。

2022-06-12 22:23:09 4KB RS编码 Verilog FPGA

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Verilog FPGA实现对交通信号灯的控制

本报告详细的说明了课程设计的过程，开发过程使用飓风3,芯片，DE0开发板，使用VeriLog编程语言实现对交通信号灯的控制。

2022-06-12 15:15:36 87KB Verilog FPGA 数电课程设计

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TM7705 fpga verilog.rar

tm7705 ad芯片 Verilog语言编写，测试通过可以进行循环采集，采集频率505hz，亲测可用，参数处理自己搞定，spi接口部分参考碎碎思大神的接口

2022-06-06 17:35:32 52.5MB 硬件 verilog fpga ad

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Verilog FPGA设计数字密码锁

verilog FPGA Vivado 数字密码锁设计包含报告

2022-05-31 22:02:30 10.44MB fpga开发 数字密码锁

XILINX_DDR3_IP核使用教程2.0版.zip

详细介绍了如何使用赛灵思公司的DDR3 ip核进行设计，由浅入深，面面俱到，只要看完这篇文档应该可以上手了，资源很不错，如果有问题可以留言给我，我最近也在研究DDR3的开发设计，下一步准备写一些测试程序上传，希望大家捧场。

2022-05-21 10:53:48 24.49MB DDR3 verilog FPGA MIG

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在测试模块中使用$fdisplay向txt文件夹中写入数据

程序共能是向固定文件夹下的TXT文件写入随机数据不懂得加

2022-05-19 11:29:47 2KB verilog fpga tb

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Verilog4位寄存器程序（可调时钟周期）

Verilog FPGA 4位寄存器异步清零同步置数可调时钟周期

2022-05-17 11:12:01 147KB Verilog FPGA 4位寄存器 异步清零

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