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Verilo
g频率计设计与仿真(1kHz~100M)
频率计设计与测试(1k~100M)
2021-06-28 14:12:56
1KB
Verilo
1
urat异步串行收发器(设计报告在博客里)
设计需求 1.一个具有接收发送流缓存的异步串行收发器 2.流缓存深度256,数据宽度8 3.异步串行收发器波特率9600 4.采用EIA建议,收发器时钟uart_clk为16倍波特率(16*9600=153.6K Hz) 5.UART编码:1个启始位,8个信息位,0个奇偶校验位,2个停止位,1个空闲位 6.采用LSM解决方案
2021-06-27 21:10:30
2.79MB
verilo
uart
异步串行通信
1
UltraEdit下载.txt
由于仿真软件自带的
verilo
g编辑器确实难用,写起来效率不高,因而寻找到了以下教程, 解决方案引用Ultra 编辑器外部
verilo
g编辑器 解决编辑麻烦的问题。
2021-06-25 19:07:36
104B
FPG
VERILO
1
24秒篮球计时器源代码参考
基于Xilinx公司的FPGA开发板,使用Vivado软件编程的一个肩带例子!
2021-06-23 14:47:07
9KB
Vivado
Verilo
1
VERILO
G 编写的BCD码转2进制的参数化文件
VERILO
G 编写的BCD码转2进制参数化文件,通过直接修改成所需位宽即可实现,工作可用。运行仿真平台quartues和modelsim。核心思想为移位后大4加3。
2021-06-16 17:31:11
1KB
verilo
bcd码
二进制
参数化
1
基于FPGA的ADF4351驱动程序
基于FPGA的ADF4351驱动程序,经过多次验证可行,以IP方式调用,代码清晰明朗,很容易理解,不清楚的可以联系
2021-06-16 15:28:47
4KB
FPGA
ADF435
VERILO
驱动程序
1
verilo
g编写状态机的串口程序
verilo
g编写状态机的串口程序,经过调试成功,完全可以使用
2021-06-15 09:13:02
3.71MB
verilo
1
数字信号处理 加窗处理 MATLAB tukeywin函数,一般的矩形窗/汉明窗/余弦窗等等,均可以参考设计.
数字信号处理 加窗处理 MATLAB tukeywin函数,一般的矩形窗/汉明窗/余弦窗等等,均可以参考设计。 主要针对脉冲信号处理,加载各种窗函数均可以在此基础上更改,
Verilo
g语言,注释清晰,占用资源少,可移植性强。 针对cordic,浮点除法和乘法,浮点和定点的转换,本工程提供了测试文件,方便学习和理解。
2021-06-10 13:27:32
7.25MB
FPGA
Verilo
窗函数
信号处理
1
基于FPGA实现的自动售货机
基于FPGA的自动售货机程序,此程序已经用于实际的项目中,程序很完整
2021-06-06 20:11:30
409KB
Verilo
1
Bayer to RGB最近邻插值转换Modelsim仿真
Bayer数据格式转换为RGB数据格式Modelsim仿真,采用最近邻插值算法,转换效果一般,但实现方式最简单。
2021-06-05 18:07:26
1.23MB
Bayer
Models
Verilo
1
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