SAR ADC中分离电容DAC（CDAC）的非线性主要是由桥式电容的失配和寄生效应引起的。 用于补偿的可调谐电容器阵列可以是解决方案。   本文首先分析了分离电容器结构的非线性，然后证明线性调谐方法可以改善线性度，最后通过计算保持调谐误差在0.5LSB以内的最小步长，提出了一种改进的可调谐结构。 新的实现在校准期间实现了更小的面积和更低的功耗，同时保持相同的电路复杂性。 基于5b-5b分离DAC的行为仿真表明，与补偿电容阵列的原型相比，所提出的校准分别进一步将SNDR和SFDR提高了2.2dB和1.6dB。

我们通常讲的“线性度”都是指“积分非线性”，积分非线性一般以百分比给出，或者以位数给出。举个例子：AD7705（16位）的datasheet上说有0.003%的非线性。1LSB为1/65535=0.0015%，所以也可说AD7705有2LSB的非线性。“微分非线性”不常用， AD7705的datasheet上说：“16位无失码”，那就是说明它的微分非线性小于1LSB。

内含原理图清单：1.CM6632 & USB connector.SchDoc 2.ADC CS5381-1 MIC In.SchDoc 3.ADC CS5381-2 Line In.SchDoc 4.PCM1792-1 Front Out.SchDoc 5.PCM1792-1 Center Bass.SchDoc 6.PCM1792-3 Rear Surround Out.SchDoc 7.PCM1792-4 Side Surround Out.SchDoc 8.PCM1792-5 Head Phone Out.SchDoc 9.Power & Connector.SchDoc 10.Power & signal Connector.SchDoc 11.Power & signal Connector_2.SchDoc 12.SPDIF IN AND SPIF OUT & MIDI.SchDoc 13.USB20 Audio Section.SchDoc

12位DAC双通道GP8403驱动代码 stm32f07

Ultra_net：针对DAC-SDC 2020的基于FPGA的对象检测 这是基于FPGA的神经网络推理的存储库。 该设计在获得了第一名。 BJUT_北京工业大学跑步者集团 詹康，郭俊南，宋冰岩，张文波*，包振山* 最终排名发布在 储存库组织 培训：包含培训脚本。 模型：包含预训练的权重，模型脚本和测试脚本。 量化：包含python脚本，该脚本处理要在Vivado HLS中使用的模型生成头文件。 hls：包含Ultra_net的Vivado HLS实现。 vivado：包含Vivado块设计文件。 部署：一个Jupyter笔记本，展示了如何使用基于FPGA的神经网络在ultra96-PYNQ上执行对象检测。 火车 cd火车/ yolov3 / python3 train.py-多尺度--img大小320-多尺度-批处理大小32 量化 cd量化/ python3 torch

stm32f103产生正弦波，三角波，方波，频率，幅值可调！

这个是Colorfly CDA M1的出场固件，官方给用户提供了选择，若更新了V1.0后觉得不好的，可以用这个将固件更新到出场状态。

1）基于STM32的ADC仿真设计(包含源程序及Proteus仿真文件) 2）基于51单片机ADC的热敏电阻测温装置制作包含仿真及源程序 3）基于单片机的DAC0832三角波的产生和输出设计 包含程序与Proteus仿真文件 4）基于51单片机+ADC0809的数字电压表仿真设计 包含仿真及程序 5）基于51单片机的ADC0832浇花系统Proteus仿真设计 包含程序及仿真 6）基于51单片机+ADC0808的八路数字电压表仿真设计资料 包含程序、PCB原理图、仿真文件 7）基于51单片机ADC0834简易数字电压表仿真设计资料 包含源程序及仿真文件 8）基于单片机ADC0832调节频率输出仿真设计资料 9） 基于单片机ADC0832设计的两路电压表仿真设计资料 10）基于STM32单片机ADC实验+DAC实验例程7个合集包含源程序及文档说明 11）ADC-DAC-PWM相关资料&实验例程&基本框架&参考资料等 12）基于STC89C52单片机控制MCP4725_12位DA转换器例程V0引脚接GND

STM32-DAC输出正玄波详解

3.0 引脚说明 表 3-1 中列出了引脚说明。 3.1 模拟输出电压 （VOUT） VOUT是DAC器件的模拟输出电压。 DAC输出放大器在 VSS 至 VDD 的范围内驱动此引脚。 3.2 电源电压 （VDD 或 VSS） VDD 是该器件的电源引脚。 VDD 引脚上的电压可用作电 源输入以及 DAC 参考输入。 VDD 引脚上的电源应尽可 能干净，以提供好的 DAC 性能。 该引脚需要一个大约为 0.1 µF 的旁路陶瓷电容接地。还 推荐并联一个 10 µF 的钽电容，以进一步削弱应用电路 板中的高频噪声。 电源电压（VDD）必须保持在 2.7V 至 5.5V 的范围内，以进行正常操作。 VSS 为地引脚，是器件的电流返回路径。 用户必须通过 低阻抗走线将VSS引脚连接至地平面。 如果在应用PCB （印刷电路板）中提供了模拟地路径，强烈推荐将 VSS 引脚连接到模拟地路径或用电路板上的模拟地平面进行 隔离。 3.3 串行数据引脚 （SDA） SDA 是 I2C 接口的串行数据引脚。 SDA 引脚用于读写 DAC 寄存器和 EEPROM 数据。 SDA 引脚是开漏 N 通 道驱动器。 因此，它需要一个从 VDD 线到 SDA 引脚的 上拉电阻。 除了在启动和停止条件下以外，SDA 引脚上 的数据在时钟信号的高电平期间必须稳定。 SDA 引脚 的高或低电平状态仅在SCL引脚上的时钟信号为低电平 时改变。 请参见第 7.0 节“I2C 串行接口通信”，以了 解 I2C 串行接口通信的更多信息。 3.4 串行时钟引脚 （SCL） SCL 是 I2C 接口的串行时钟引脚。 MCP4725 仅用作从 器件，SCL 引脚仅接受外部串行时钟。 来自主器件的输 入数据在 SCL 时钟的上升沿移入 SDA 引脚，而 MCP4725的输出发生在SCL时钟的下降沿。 SCL引脚 是开漏 N 通道驱动器。 因此，它需要一个从 VDD 线到 SCL 引脚的上拉电阻。 请参见第 7.0 节“I2C 串行接口 通信”，以了解 I2C 串行接口通信的更多详细信息。 3.5 器件地址选择引脚 （A0） 用户使用该引脚选择 A0 地址位。 用户可将此引脚连接 到 VSS（逻辑 0）或 VDD（逻辑 1），或由数字逻辑电平 （例如 I2C 主器件输出）有效驱动。 请参见第 7.2 节“器 件寻址”，以了解地址位的更多详细信息。 表 3-1： 引脚功能表 MCP4725 名称 说明 SOT-23 1 VOUT 模拟输出电压 2 VSS 参考地 3 VDD 电源电压 4 SDA I2C 串行数据 5 SCL I2C 串行时钟输入 6 A0 I2C 地址位选择引脚 （A0 位）。 该引脚可连接到 VSS 或 VDD，或由数字逻辑电平有 效驱动。 该引脚的逻辑状态决定了 I2C 地址位的 A0 位。 2010 Microchip Technology Inc. DS22039D_CN 第13 页