(1).掌握Verilog HDL模块的基本结构。
(2).掌握计数器的设计方法。
(3).掌握基于Quartus II的CPLD/FPGA开发流程。
(4).实验要求完成模24计数器程序设计，并完成Modelsim仿真
2023-02-16 19:42:39
281KB
1
FPGA_CPLD 入门教程 (第6章 设计实例 PWM输出)
FPGA_CPLD 入门教程 (第6章 设计实例 PWM输出)
不可多得！
2023-02-14 12:01:12
76KB
1
verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序verilog的IIC程序
2023-02-09 16:50:26
3.11MB
1
QUARTUS II 13.0的MAX II、MAX V、MAX3000、MAX7000器件库max-13.0.1.232.qdz。
13.0是QUARTUS II 最后一个支持MAX系列器件的编译综合软件。
2023-01-30 16:18:34
3.24MB
1
用于atmel CPLD的文件转换，可将quartus II生成的.pof文件转为.jed文件
支持ATF15X系列CPLD
2023-01-17 17:20:44
733KB
1
CPLD的原理框图如图所示。
如图 CPLD的原理框图 行扫描线由移位寄存器输出驱动，在时钟ck的驱动下移位寄存器工作，同一时间只有一位行线为“0”。列线全部接有内部上拉，在没有键按下的情况下，列线全为“1”。同时与门输出也为“1”，移位寄存器继续工作；当有键按下时，与门输出为低。禁止移位寄存器操作，直到按键被释放。 行列编码电路的输出组成键盘的编码输出，输入到处理器。 此参考设计包括Verilog源代码、Verilog测试文件和.ucf文件。.ucf文件中有关于内部上拉电阻的应用，以及移位寄存器的实现约束的说明。 CoolRunner-II是低功耗器件适合于电池供电的设各
2023-01-12 21:57:06
113KB
1
0 引 言
本系统以AD7892SQ和CPLD(复杂可编程逻辑器件)为设计了一个多路信号采集电路，包括模拟多路复用、集成放大、A/D转换，CPLD控制等。采用硬件描述语言Verilog HDL编程，通过采用CPLD使数据采集的实时性得到提高。
1 硬件设计
针对多路信号的采集，本系统采用4/8通道ADG508A模拟多路复用器对检测的信号进行选择，CMOS高速放大器LF156对选中的信号进行放大，AD7892SQ实现信号的A/D转换，CPLD完成控制功能。电路如图1所示。
AD7892SQ是美国AD公司生产的LC2MOS型单电源12位A/D转换器，可并行或串行输出。
2023-01-06 14:33:56
229KB
1