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Verilog语言中
wire
与reg的区别以及inout使用
Verilog语言中
wire
与reg的区别以及inout使用
2021-11-14 12:50:23
29KB
Verilog
wire
reg
inout
1
1-
Wire
单总线硬件结构及软件时序分析.docx
单总线相关硬件和软件时序分析介绍,了解单总线的设计。
2021-11-11 16:06:49
872KB
单总线
1
西门子_SIMATIC ET 200SP 模拟量输入模块 AI 2xI 2_4-
wire
ST.pdf
西门子_SIMATIC ET 200SP 模拟量输入模块 AI 2xI 2_4-
wire
STpdf,
2021-11-10 09:14:58
1.27MB
产品样本
1
1-
WIRE
.rar
基于STM32的1-
WIRE
总线驱动程序,包含了C和H文件,十分方便移植。
2021-11-06 21:53:50
2KB
1-WIRE驱动
STM32
1
wire
库文件
wire
库文件
2021-11-04 01:59:44
22KB
wire
库文件
1
由Verilog的reg或
wire
傳給C的
一個System Task,能夠接受由Verilog的reg或
wire
傳給C的值。
2021-10-29 13:50:52
33KB
Verilog
reg
wire
C
1
1-
wire
"从机"模拟程序
1-
wire
"从机"模拟程序, 不是主机,1-
wire
的主机模拟程序网上很多.使用mega88模拟DS1990A芯片时序, 再加上模拟主机就可以搭建不使用DALASI芯片而使用1-
wire
协议的系统.编译IAR for AVR 4.20.
2021-09-30 14:16:00
6KB
1-wire
模拟
从机
1
USBEE几种协议分析(含IEBUS)
USBEE几种协议分析包括 CAN 1-
Wire
I2C I2S IEBUS。 打开提示:需要在电脑USB口接上USEBEE对应的逻辑分析仪工具,才能直接双击打开资源中的文件。在未接逻辑分析仪工具下(即Demo Mode下),需先打开USEBEE空白工程,然后通过File->Open选择资源中的文件即可。
2021-09-23 16:46:43
195KB
USBEE
CAN
1-Wire
I2C
1
The Real-Time Publish-Subscribe
Wire
Protocol DDS Interoperability™ V2.2.rar
该规范定义了一种用于DDS的互操作性线协议。其目的和范围是为了确保基于不同厂商的DDS实现的应用程序能够互操作。
2021-09-22 10:18:32
937KB
RTPS
Fast-RTPS
ROS2
1
DS18B20-370043.pdf
one-
wire
总线介绍
2021-09-10 18:02:21
377KB
fpga
one-wire
1
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