设计需求
1.一个具有接收发送流缓存的异步串行收发器
2.流缓存深度256，数据宽度8
3.异步串行收发器波特率9600
4.采用EIA建议，收发器时钟uart_clk为16倍波特率（16*9600=153.6K Hz）
5.UART编码：1个启始位，8个信息位，0个奇偶校验位，2个停止位，1个空闲位
6.采用LSM解决方案
2021-06-27 21:10:30
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由于仿真软件自带的verilog编辑器确实难用，写起来效率不高，因而寻找到了以下教程， 解决方案引用Ultra 编辑器外部verilog编辑器 解决编辑麻烦的问题。
2021-06-25 19:07:36
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VERILOG 编写的BCD码转2进制参数化文件，通过直接修改成所需位宽即可实现，工作可用。运行仿真平台quartues和modelsim。核心思想为移位后大4加3。
2021-06-16 17:31:11
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基于FPGA的ADF4351驱动程序，经过多次验证可行，以IP方式调用，代码清晰明朗，很容易理解，不清楚的可以联系
2021-06-16 15:28:47
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数字信号处理 加窗处理 MATLAB tukeywin函数,一般的矩形窗/汉明窗/余弦窗等等,均可以参考设计。
主要针对脉冲信号处理，加载各种窗函数均可以在此基础上更改，Verilog语言，注释清晰，占用资源少，可移植性强。
针对cordic，浮点除法和乘法，浮点和定点的转换，本工程提供了测试文件，方便学习和理解。
2021-06-10 13:27:32
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Bayer数据格式转换为RGB数据格式Modelsim仿真，采用最近邻插值算法，转换效果一般，但实现方式最简单。
2021-06-05 18:07:26
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