使用SystemVerilog搭建的简单UVM验证平台，DUT为Booth乘法器，使用Linux系统中VCS+Verdi+DVE完成调试

00_关于uvm验证方法学的学习入门-推荐了书籍-.pdf

UVM1.1应用指南及源代码分析，内容比较详细，适用于初学者

DUT为倍数放大模型，模型功能正常，带有可选择的BUG。 reference model使用包含C和C++两种，通过dpi和SV通信。 包含完整的VUM验证组件。

基于sv的uvm平台搭建实战，对于验证方法学来说，分层的测试平台是一个关键的概念。虽然分层似乎会使测试平台变得更复杂，但它能够把代码分而治之，有助于减轻工作负担，而且重复利用效率提升。验证平台可以类似分为五个层次：信号层、命令层、功能层、场景层和测试层。

Universal Verification Methodology (UVM) 1.2 Class Reference

18.2、模型的建立 454 如果发现错误，或有建议，请联系 zhangqiang1227@gmail.com 18.2. 模型的建立 18.2.1. 把 uvm_reg_field 加入到 uvm_reg 中 以例子来进行介绍当把 uvm_reg_field 加入到 uvm_reg 中时，系统内部都做了哪 些工作： class my_reg extends uvm_reg; rand uvm_reg_field data; virtual function void build(); data = uvm_reg_field::type_id::create("data"); // parameter: parent, size, lsb_pos, access, volatile, reset value, has_reset, is_rand, indivi dually accessible data.configure(this, 16, 0, "RW", 1, 0, 1, 1, 0); endfunction `uvm_object_utils(my_reg) function new(input string name="unnamed_my_reg"); //parameter: name, size, has_coverage super.new(name, 16, UVM_NO_COVERAGE); endfunction endclass 这个例子是前面中出现的一个例子，首先来看 new函数，调用了 uvm_reg的 new， 传入了三个参数，分别是 name，16 和 UVM_NO_COVERAGE。uvm_reg 的 new 函 数为： 文件：src/reg/uvm_reg.svh 类：uvm_reg 函数/任务：new 1151 function uvm_reg::new(string name="", int unsigned n_bits, int has_coverage); 1152 super.new(name); 1153 if (n_bits == 0) begin 1154 `uvm_error("RegModel", $sformatf("Register \"%s\" cannot have 0 bits", get_name ())); 1155 n_bits = 1; 1156 end 1157 m_n_bits = n_bits; 1158 m_has_cover = has_coverage; 1159 m_atomic = new(1); 1160 m_n_used_bits = 0; 1161 m_locked = 0; 1162 m_is_busy = 0; 1163 m_is_locked_by_field = 1'b0;

VSC使用手册

DVT_SystemVerilog_Language_User_Guide.pdf, DVT IDE用户手册