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异步fifo乒乓操作RTL设计

1、设计了一个异步模块，该模块可以自定义数据位宽与数据深度，且可以输出可读数据数与已写数据数，当然用户也可以自定义满阈值数。 2、设计了两级fifo缓存器，当然在此基础上你也可以进行扩展与沿伸。 3、注意：此设计的读时钟应该比写时钟要快，否则会丢失一部分数据。

2022-08-23 18:07:25 93KB verilog fpga

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PeakRDL-verilog:从systemRDL描述生成Verilog注册文件

PeakRDL-verilog 从编译的SystemRDL输入生成Verilog寄存器模型正在安装目前仅从github安装。出口商用法将详细的输出传递给。 import sys from systemrdl import RDLCompiler , RDLCompileError from peakrdl . verilog import VerilogExporter rdlc = RDLCompiler () try : rdlc . compile_file ( "path/to/my.rdl" ) root = rdlc . elaborate () except RDLCompileError : sys . exit ( 1 ) exporter = VerilogExporter () exporter . export ( root ,

2022-08-01 18:19:02 32KB asic fpga rtl verilog

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iic从机RTL代码，可综合

iic从机RTL代码，可综合,AISC程序，已经流过片了，并在FPGA上进行了原型验证

2022-07-15 09:04:43 27KB RTL verilo

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fpga_RTL_yolov3tiny

RTL实现yolov3_tiny,FPS大于15，适合移植修改，作为IP核使用。同样适用国产化。用于识别的硬件加速。

2022-07-13 18:11:16 588.13MB RTL yolov3 移植性好 适应国产化

利用Systemverilog+UVM搭建SOC及ASIC的RTL验证环境.zip

包含system verilog / uvm 等相关讲义已经资料，适合IC设计，验证人员。

2022-07-13 18:10:00 136.08MB ASIC FPGA systemverilog uvm

cadence综合工具RTL_Compiler用户手册

Cadence公司的LogicSynthesis工具RTL_Compiler的用户手册

2022-07-11 22:43:27 1.1MB LogicSynthes

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AMBA 3 APB接口设计的RTL、Test bench、makefile和tcl文件

博客【Verilog实战】AMBA 3 APB接口设计的RTL、Test bench、makefile和tcl文件

2022-07-07 15:55:47 8KB verilog apb 协议 testbench

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spi.zip，verilog编写的RTL、Testbench和tcl文件

博文【Verilog实战】SPI协议接口的设计和功能验证（附源码）的完整源码

2022-06-22 16:23:43 13KB fpga开发 spi verilog 代码

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Realtek_Linux_Bluetooth_Porting_Guide.pdf realtek 蓝牙 linux驱动源码

realtek 蓝牙 linux驱动源码和移植指导文档

2022-06-21 19:03:33 3.44MB bt rtl

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11【Verilog实战】交通信号灯RTL&TB.zip，博文【Verilog实战】栏目，项目11的完整RTL和TB

2022-06-14 18:56:39 6KB verilog 交通信号灯

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