自制CPU 这是在Logisim中实现的简单CPU，其灵感来自Albert Paul Malvino在“数字计算机电子学”一书中介绍的SAP-1体系结构。 ＃＃指令系统： LDI-立即加载 STM-存储到内存 LDM-从内存加载 LDMA-由A指向的内存加载 ADDI-立即添加 SUBI-次即时 ADDM-从内存添加 SUBM-内存中的子项 JMPI-跳转到直接地址 JMPM-跳转到内存中存储的地址 JMPA-跳转到A中存储的地址 JMPMA-跳转到A指向的内存中存储的地址 JZI-如果设置了零标志，则跳转到立即地址 JCI-如果设置了进位标志，则跳转到直接地址 OUT-输出存储在A中的

数字逻辑课程实验，logisim支持的circ文件，包含模6至模41分频器（用于秒表制作），将logisim软件产生的频率划分为合适的大小，以保证计数器做的秒表能按照精确的时间计时。

仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）6关全部满分通过测试，无其他内容~ MIPS指令译码器设计|变长指令周期---时序发生器FSM设计|变长指令周期---时序发生器输出函数设计|硬布线控制器组合逻辑单元|变长指令周期---硬布线控制器设计|变长指令周期---单总线CPU设计 学习交流q2267261634

仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）7关全部满分通过测试，无其他内容~ MIPS指令译码器设计|单总线CPU微程序入口查找逻辑|单总线CPU微程序条件判别测试逻辑|单总线CPU微程序控制器设计|采用微程序的单总线CPU设计|现代时序硬布线控制器状态机设计|现代时序硬布线控制器设计 学习交流q2267261634

仅是通过头歌测试的完成文件（cpu24.circ）第一关：单周期CPU(24条指令)通过测试，无其他内容~ 学习交流q2267261634

华中科技大学-计算机组成原理-educoder Logisim-自己动手画cpu-答案代码 1.8位可控加减法电路设计 2.CLA182四位先行进位电路设计 3.4位快速加法器设计 4.16位快速加法器设计 5.32位快速加法器设计 6.5位无符号阵列乘法器设计 7.6位有符号补码阵列乘法器 8.乘法流水线设计 9.原码一位乘法器设计 10.补码一位乘法器设计 11.MIPS运算器设计

仅是通过头歌测试的完成文件（alu.circ）11关全部满分通过测试，无其他内容~ 8位可控加减法电路设计|CLA182四位先行进位电路设计|4位快速加法器设计|16位快速加法器设计|32位快速加法器设计|5位无符号阵列乘法器设计|6位有符号补码阵列乘法器|乘法流水线设计|原码一位乘法器设计|补码一位乘法器设计|MIPS运算器设计 学习交流q 2267261634

仅是通过头歌测试的完成文件（data.circ）9关全部满分通过测试，无其他内容~ 汉字国标码转区位码实验|汉字机内码获取实验|偶校验编码设计|偶校验解码电路设计|16位海明编码电路设计|16位海明解码电路设计|海明编码流水传输实验|16位CRC并行编解码电路设计|CRC编码流水传输实验 学习交流q 2267261634

仅是通过头歌测试的完成文件（storage.circ）7关全部满分通过测试，无其他内容~ 汉字字库存储芯片扩展实验|MIPS寄存器文件设计|MIPS RAM设计|全相联cache设计|直接相联cache设计|4路组相连cache设计|2路组相联cache设计 学习交流q 2267261634

仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）6关全部满分通过测试，无其他内容~ MIPS指令译码器设计|定长指令周期---时序发生器FSM设计|定长指令周期---时序发生器输出函数设计|硬布线控制器组合逻辑单元|定长指令周期---硬布线控制器设计|定长指令周期---单总线CPU设计 学习交流q2267261634