使用两片74LS161和门电路设计一个六十进制计数器。 （1） 画出连线图，输出用七段数码管7SEG-BCD显示出来。 （2）74LS161的CP脉冲由信号源中的DCLOCK提供，要求七段数码管的显示将从00→01→02→03→04→05→06→07→08→09→10→11→12→┄→57→58→59按十进制数循环变化。 使用两片74LS161和门电路设计一个六十进制计数器。 （1） 画出连线图，输出用七段数码管7SEG-BCD显示出来。 （2）74LS161的CP脉冲由信号源中的DCLOCK提供，要求七段数码管的显示将从00→01→02→03→04→05→06→07→08→09→10→11→12→┄→57→58→59按十进制数循环变化。

用74ls160实现60进制 用74ls160实现60进制

60进制加计数 VHDL QuartusII仿真 可自由更改进制

使用Verilog自顶向下设计60进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。

verilog实现60进制计数器源代码及测试代码

用2个74160做成的60进制计数器，用的是Quartus II