16个VHDL 编程实例源码 一、四位可预置75MHz -BCD码（加/减）计数显示器（ADD-SUB）。 二、指示灯循环显示器（LED-CIRCLE) 三、七人表决器vote7 四、格雷码变换器graytobin 五、1位BCD码加法器bcdadder 六、四位全加器adder4 七、英语字母显示电路 alpher 八、74LS160计数器74ls160 九、可变步长加减计数器 multicount 十、可控脉冲发生器pluse 十一、正负脉宽数控调制信号发生器pluse width 十二、序列检测器string 十三、出租车计费器spend 十四、数字秒表selclk 十五、抢答器 first

模为60的BCD码加法计数器FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module cnt_60(clk,reset,cin,load,data,cout,qout); input clk,reset,cin,load; //输入时钟，复位，计数端，置数端 input[7:0] data; //预置数输入端 output cout; //输出进位信号端 output[7:0] qout; //计数输出端 reg[7:0] qout; //计数输出端寄存器 always@(posedge clk) //时钟上升沿触发 begin if(reset) //判断是否复位信号端为1 qout<=0; //计数输出端置0 else if(load) //判断置数端是否有效 qout<=data; //将预置数输入端数据赋予计数输出寄存器 else if(cin) //判断计数端是否有效 begin if(qout[3:0]==9) //判断qout的低位是否为9 begin qout[3:0]<=0; //qout低位清0 if(qout[7:4]==5) //判断qout高位是否为5 qout[7:4]<=0; //qout高位清0 else qout[7:4]<=qout[7:4]+4'b1; //高位自加1 end

四位二进制转BCD码.ms14

Quartus 完整的工程，verilog HDL语言编写，主要用于单片机直接读取4片BCD拔码开关，通过16位并行总线输出

学校的实验报告，在DOS下输入汇编程序，两个压缩的BCD码相减并调整结果为压缩的BCD码,有详细步骤 word格式

VERILOG 编写的BCD码转2进制参数化文件，通过直接修改成所需位宽即可实现，工作可用。运行仿真平台quartues和modelsim。核心思想为移位后大4加3。

本文主要介绍了如何利用左移的原理去进行16位带符号数二进制转换为BCD码，用Quartus II软件和Modelsim软件进行编译仿真，最后再从Quartus II软件上下载到开发板上进行测试。

设计一个完整的组合逻辑电路，并用Quartus 进行综合，用Modelsim 进行仿真，并将综合 的结果下载到实验箱中，测试电路的正确性。 要求：设计一个BCD 码转7 段显示码的程序，通过外部开关控制数码管显示数字0-9，大 于9 时应该无显示。

十进制、二进制、ASCII、BCD码可以进行灵活的互相转换

该BCD码原来的个位和十位假设是在40H中，最后十位存在42H，个位在41H