Cadence 版图设计01--Virtuoso Layout Editor User Guide Cadence 版图设计01--Virtuoso Layout Editor User Guide Cadence 版图设计01--Virtuoso Layout Editor User Guide

掌握Tanner软件的基本设定，L_edit的使用；掌握集成电路工艺与版图的图层关系，知道本课程使用的MOSIS/Orbit 2U SCNAMEMS工艺；对于N/PMOS管进行DRC和LVS的DRC步骤与方法

为了提高数字集成电路芯片的驱动能力，采用优化比例因子的等比缓冲器链方法，通过Hspice软件仿真和版图设计测试，提出了一种基于CSMC 2P2M 0.6 μm CMOS工艺的输出缓冲电路设计方案。本文完成了系统的电原理图设计和版图设计，整体电路采用Hspice和CSMC 2P2M 的0.6 μm CMOS工艺的工艺库（06mixddct02v24）仿真，基于CSMC 2P2M 0.6 μm CMOS工艺完成版图设计，并在一款多功能数字芯片上使用，版图面积为1 mm×1 mm，并参与MPW（多项目晶圆）计划流片，流片测试结果表明，在输出负载很大时，本设计能提供足够的驱动电流，同时延迟时间短、并占用版图面积小。

集成电路版图初学者必看的一份文档。 包含了 1. CMOS门电路 2. CMOS RAM单元及阵列 3. CMOS D触发器 4. CMOS放大器 5. 双极集成电路

共质心设计 对于匹配十分关键的差分对，一定要求做到共质心 共质心的意思构建两个关于某一个中心点完全对称版图 这样的好处在x和y方向的工艺变化被抵消掉了 电容可以用两层多晶中间夹着一层二氧化硅来实现 主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐蚀过度是主要因素，可以通过增加面积来使误差达到最小化。为了使匹配达到最好，我们将前面晶体管匹配引用到电容中。

三个或三个以上MOS管并联。 类似大尺寸MOS管的拆分连接 源和漏的并联都用金属连接（叉指型）

版图设计复习，合肥工业大学的

西电《集成电路版图设计》实验报告，实验一：三输入或与门设计；实验二：针对IO的缓冲器版图设计。要求：实验报告要涵盖分析计算过程

版图设计，大家都懂的。好东西哦。瞎子啊吧

大学专业课老师的CMOS数字IC的版图设计PPT，内容很详细，适合自学。