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简介 1）具有以二十四小时制计时，显示，整点报时，时间设置和闹钟的功能。 2）设计精度要求为1s. 功能简介： 系统输入：系统状态及校时，定时转换的控制信号为K,set; 时钟信号clk, 采用1024hz； 系统输出：LED显示输出；蜂鸣器声音信号输出。 多功能数字钟控制器的MDS图： 其中图中： S0：显示计时时间 S1：调计时的时 S2：调计时的分 S3：调计时的秒 多功能数字钟功能具体描述如下： 计时：正常工作状态下，每日按24h计时并显示，蜂鸣器无声，逢整点报时。 校时：在计时显示状态下，按下set键，进入小时校准状态，之后按下k键，则进入分校准状态，继续按下k键，则进入秒复零状态，第3次按下k键，又恢复到正常计时显示状态。 1）小时校准状态：在小时校准状态，显示小时的数码管闪烁并以4hz的频率递增计数。 2）分校准状态：在分校准状态，显示分的数码管闪烁并以4hz的频率递增计数。 3）秒复零状态：在秒复零状态下，显示秒的数码管闪烁并复零。 整点报时：蜂鸣器在59分的第51，53，55，57秒发频率为512hz的低音，在59分59秒发频率为1024hz的高音，结束时为整点。 显示：要求采用扫描显示方式驱动6个LED数码管显示小时，分，秒。

计算机组成原理Logisim数字逻辑---逻辑函数及其描述工具源码 绝对正确

需要在Java的环境下才能运行，压缩包中包含java，可以稳定运行

1．加深理解组合逻辑电路的特点和一般分析方法； 2．熟悉组合逻辑电路的设计方法； 3．验证半加器、全加器的功能。

数字逻辑大作业报告----数字时钟 24进制--60进制--60进制的连接 武汉工程大学

数字逻辑实验课课程详细应用软件安装，步骤详细

利用Verilog编写的简单8位模型机，具有加、减、与、或功能。有设计思路，以及具体实现。有完整工程，也有文档解析讲解。具体模块有节拍产生器、控制器、算术逻辑运算单元ALU、累加器ACC、地址寄存器MAR、程序计数器PC、数据寄存器DR、存储器ROM、时钟信号源、指令寄存器IR。

利用组合逻辑电路设计电路来解决加法器减法器的应用

1．验证基本RS触发器、门控D触发器、边沿JK触发器的逻辑功能； 2．熟悉常用触发器的使用方法；