本文提出了一种基于VHDL语言的数字频率计的设计方案，该方案通过采用自顶向下的设计方法，用VHDL语言对状态机、计数器、十分频、同步整形电路等进行编程，用QuartusⅡ对状态机、计数器、同步整形电路、分频电路进行仿真，在FPGA上采用高频测频、低频测周、中间十分频转换的方法，设计出体积较小，性能更可靠的数字频率计。经过电路仿真和硬件测试验证了方案的可行性。

60进制和24进制计数器基于VHDL语言编写 60进制和24进制计数器基于VHDL语言编写

24进制计数器(基于VHDL语言)用VHDL语言书写

基于VHDL语言的EDA秒表作业设计，包括分频、秒表主体和数码管显示译码器，附有工程文件和管脚信息（EDA大作业西电02105143）

我想你找了很久了吧，呵呵，因为我抽到这个题目的时候我也在网上找了很久，经过自己的努力终于把实验报告写出来了，里面有VHDL的源程序，有设计思路和流程总之如果你只是想交作业，把你的名字填写上就可以了，欢迎大家下载学习。

基于VHDL语言的电子密码锁的设计最终定稿.doc

支持多种波特率，完整的基于quartus13的串口通信工程，修改端口可直接在fpga上运行。uart_tx.vhd为接收，uart_rx.vhd为发送，led.vhd为ls595接入的6位串行数码管。

基于VHDL语言的序列发生器与检测器设计的EDA实验报告 产生序列0111010011011010，检测序列11010

基于VHDL语言的2PSK信号发生器，可实现生成2FSK及2PSK正弦波信号

本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x104，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作状态，按动SW0，CPLD向PC发送“welcome"字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向CPLD发送0-F的十六进制数据，CPLD接受后显示在7段数码管上。