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位同步
提取程序(vhdl)
使用VHDL编写的基于CPLD的
位同步
提取程序(类似CDR)
2021-05-18 08:08:14
2KB
CPLD/FPGA
VHDL
CDR
DPLL
1
通信
位同步
的verilog代码,很有参考意义
无线通信
位同步
的verilog代码,很有参考意义
2021-05-02 00:51:03
2KB
无线通信,位同步,verilog
1
位同步
时钟提取电路设计与实现.rar
本文设计的方案可以从异步串行码流中提取
位同步
时钟信号,设计思想的基本出发点是在外部码流(code_in)的上升沿和本地时钟(clk)上跳沿相比较
2021-05-02 00:43:52
709KB
位同步时钟提取电路设计与实现
1
基于FPGA的新型
位同步
时钟提取方案
此方案相比于传统的数字锁相环来说能够准确、快速的提取高速串行数据的同步时钟,即使输入码元有毛刺,也具有很好的时钟恢复调整功能
2021-05-01 23:36:18
2.13MB
FPGA
同步时钟
1
毕业设计 基于MATLAB的
位同步
调制解调 源代码
东西整得很不错 毕业设计专用。。。。。。。。。。。。。
2021-02-18 19:42:59
7KB
MATLAB
位同步
1
MFSK信号新型正交解调算法
对数字化正交解调技术进行研究,从仪器系统设计的灵活性和通用性出发,提出MFSK信号的新型正交解调算法,对下变频后的基带同向和正交分量进行鉴频运算,根据瞬时频率符号跳变检测和双线性插值算法提取
位同步
信号,抽样判决得到码元信息,根据实际调制映射关系解出比特数据。本方案成功用于某通信测试仪项目,实现了2FSK、4FSK信号的解调,数据源选用自定义码和随机码(PN9、PN11),并实现了误码分析。
2021-01-28 11:24:08
1.69MB
正交解调;
鉴频算法;
位同步;
调制映射
1
基于FPGA的
位同步
信号提取
基于FPGA的
位同步
信号提取,总结过的,大家共享
2019-12-21 20:18:37
195KB
FPGA
1
基于MATLAB的基带传输
位同步
信号提取
位同步
信号提取的流程为:过零检测;微分;整流;带通滤波;整形,过零检测 基于以上步骤利用MATLAB的M文件函数编程
2019-12-21 20:03:27
3KB
位同步提取
1
基于fpga的ppm
位同步
verilog代码
基于fpga的ppm
位同步
verilog代码 采用锁相环同步 分为4部分,清晰明了,高频时钟为8倍频
2019-12-21 19:25:52
3KB
fpga
ppm
位同步
verilog
1
gardner
位同步
算法
gardner
位同步
的仿真代码,实现了QPSK在存在采样频率误差的情况下恢复星座图
2019-12-21 18:51:08
3KB
gardner
位同步
时钟
1
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