包含system verilog / uvm 等相关讲义已经资料,适合IC设计,验证人员。
2022-07-13 18:10:00 136.08MB ASIC FPGA systemverilog uvm
Cadence公司的LogicSynthesis工具RTL_Compiler的用户手册
2022-07-11 22:43:27 1.1MB LogicSynthes
1
博客【Verilog实战】AMBA 3 APB接口设计的RTL、Test bench、makefile和tcl文件
2022-07-07 15:55:47 8KB verilog apb 协议 testbench
1
博文【Verilog实战】SPI协议接口的设计和功能验证(附源码)的完整源码
2022-06-22 16:23:43 13KB fpga开发 spi verilog 代码
1
realtek 蓝牙 linux驱动源码和移植指导文档
2022-06-21 19:03:33 3.44MB bt rtl
1
11【Verilog实战】交通信号灯RTL&TB.zip,博文【Verilog实战】栏目,项目11的完整RTL和TB
2022-06-14 18:56:39 6KB verilog 交通信号灯
1
博文【异步FIFO的设计和功能验证】的源码,包含异步FIFO模块的RTL代码文件、Testbench 代码文件、tcl和makefile脚本文件
2022-06-13 18:46:57 9KB 异步FIFO 源码 RTL
1
SDRangel是一个开源Qt5 / OpenGL 3.0+ SDR和信号分析仪的前端,适用于各种硬件。 Wiki有关SDRangel的大多数信息和文档都可以在找到。 在发布问题或在Github中发布问题之前,请务必进行检查。 您还可以使用下面的讨论组寻求其他用户的帮助。 在运行程序之前,请确保至少阅读“和“页面。 课题组你可以寻求其他用户的帮助或讨论有关SDRangel科目及其配套项目 辅助项目 是一个Web应用程序,可用于控制SDRangel的无头(服务器风格)实例。 它也可以用作GUI风格的遥控器。 是Docker文件和脚本的集合,以方便在Docker容器中构建和运行SDRangel。 适用于GUI(仅在Linux主机上)或服务器。
2022-06-04 09:38:47 43.44MB receiver sdr rtl-sdr hackrf
1
rtl8188eu驱动,亲测可用,每次找这个东西都用很久,这次自己上传
2022-05-31 10:29:03 28.99MB rtl rtl8188 rtl8188eu
1
MT48LC16M16 sdram的RTL仿真模型,可用于SDRAM controller的设计验证
2022-05-24 14:42:25 47KB SDRAM MT48LC16M16 RTL仿真模型 sdram
1