搜索【FPGA、verilog】的结果

基于FPGA分布式算法FIR滤波器verilog代码

（本人小论文代码，通过验证）本文提出一种新的FIR滤波器FPGA实现方法。讨论了分布式算法原理，并提出了基于分布式算法FIR滤波器的实现方法。通过改进型分布式算法结构减少硬件资源消耗，用流水线技术提高运算速度，采用分割查找表方法减小存储规模，并在Matlab和Modelsim仿真平台得到验证。为了节省FPGA逻辑资源、提高系统速度，设计中引入了分布式算法实现有限脉冲响应滤波器(Finite Impulse Response, FIR)。由于FIR滤波器在实现上主要是完成乘累加MAC的功能，采用传统MAC算法设计FIR滤波器将消耗大量硬件资源。而采用分布式算法 (Distributed Arithmetic, DA)，将MAC运算转化为查找表(Look-Up-Table, LUT)输出，不仅能在硬件规模上得到改善，而且更易通过实现流水线设计来提高速度。因此本文采用分布式算法设计一个可配置的FIR滤波器，并以31阶的低通FIR滤波器为例说明分布式算法滤波器结构。

2019-12-21 21:20:03 6KB FPGA verilog da

1

基于FPGA的拔河游戏设计

（1）拔河游戏机需要11个发光二极管排成一行，开机后只有中间一个亮点，作为拔河的中间线。游戏双方各持一个按键，迅速且不断地按动产生脉冲，哪方按得快，亮点就向哪方移动，每按一次，亮点移动一次。移到任一方二极管的终端，该方就获胜。此时双方按键均无作用，输出保持，只有经复位后才能使亮点恢复到中心线。（2）显示器显示胜者胜利的次数，裁判按键可以控制开始和清零。

2019-12-21 21:19:42 3.64MB FPGA Verilog 拔河游戏

1

序列1101检测FPGA verilog实现

序列1101检测FPGA verilog实现，带测试激励。

2019-12-21 21:18:38 973KB 序列检测

1

并行FIR滤波器的FPGA实现

并行FIR滤波器的FPGA实现,使用Verilog语言编写，有数据文件，以及testbench文件。

2019-12-21 21:18:20 123KB 并行FIR FPGA Verilog testbench

1

扩频通信系统的FPGA设计

适合研究无线通信的人员学习，里面有相关FPGA实现的代码，包括fir滤波器，cic滤波器，dds，调制解调等等

2019-12-21 21:17:58 70.49MB fpga verilog 无线通信

1

fpga 课程设计

课程设计交通灯控制 fpga 基于fpga的课程设计

2019-12-21 21:17:14 1.45MB 交通灯 fpga verilog

1

采用Verilog编写的SPI_core

这是一个采用Verilog编写的SPI核，能够实现16位数据的传输，传输数据的宽度用户可以修改，同时我也为该核编写了测试文件，使用非常方便。该IP核代码，经过简单修改就能够使用，非常适合想了解和学习SPI总线的朋友。

2019-12-21 21:14:53 4KB FPGA Verilog SPI源码

1

Lattice Diamond license for 3.10

Lattice Diamond license for 3.10, 3.10以上应该也适用

2019-12-21 21:14:40 8KB Lattice FPGA Verilog

1

中文版Cyclone_4数据手册

2019-12-21 21:13:52 7.1MB fpga verilog cyclone altera

1

FPGA作业题verilog源文件哈夫曼编码

Xilinx哈夫曼编码对一段数据序列进行哈夫曼编码，使得平均码长最短，输出各元素编码和编码后的数据序列。 1. 设计要求（1）组成序列的元素是[0-9]这10个数字，每个数字其对应的4位二进制数表示。比如5对应0101，9对应1001。（2）输入数据序列的长度为256。（3）先输出每个元素的编码，然后输出数据序列对应的哈夫曼编码序列。环境是ISE 14.7, ModelSim 10.4

2019-12-21 21:07:04 74KB FPGA verilog 哈夫曼编码

1

个人信息

热门下载

最新下载

其他资源